[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。该方法包括：在衬底上形成包括N个叠层单元的叠层结构，其中，每个叠层单元包括交替堆叠的至少一对电介质层和牺牲层，以使每个叠层单元包括一组牺牲层；以及从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙，N个栅极缝隙彼此贯通且贯穿叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与N个叠层单元对应的第一组栅极层至第N组栅极层，其中，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同，并且N≥2。该制备方法可使多个存储单元的阈值电压一致性较好。

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维储存器及其制备方法。

背景技术

在三维存储器(3D NAND)中，沟道结构是实现存储功能的关键结构。沟道结构的侧壁上具有沿径向由外向内依次形成的氧化硅-氮化硅-氧化硅(ONO)结构的功能层，每个栅极层可与对应的ONO结构功能层相接触，从而形成多个存储单元。在每个存储单元中，栅极层可控制对应的ONO结构以捕获电荷的方式实现存储功能。例如，在存储单元对应的栅极层施加高电压，使功能层中的氮化硅层注入电荷，从而提高该存储单元的阈值电压(Vt)来实现编程(写入)功能。

存储单元的阈值电压与该存储单元的物理结构密切相关。由于沟道结构的关键尺寸(CD)的差异，位于同一沟道结构内的多个存储单元的在采用相同的电压对不同的存储单元进行编程时，会导致不同的存储单元与预设的阈值电压失配，从而会造成三维存储器执行错误操作。

发明内容

本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成包括N个叠层单元的叠层结构，其中，每个叠层单元包括交替堆叠的至少一对电介质层和牺牲层，以使每个叠层单元包括一组牺牲层；以及从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙，N个栅极缝隙彼此贯通且贯穿叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与N个叠层单元对应的第一组栅极层至第N组栅极层，其中，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同，并且N≥2。

在一些实施方式中，从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙的步骤可包括：形成贯穿第M叠层单元的第M栅极缝隙；经由第M栅极缝隙，去除第M叠层单元内的一组牺牲层，以形成第M组牺牲间隙；以及在第M组牺牲间隙内形成第M组栅极层，其中，1≤M≤N。

在一些实施方式中，在第M组牺牲间隙内形成第M组栅极层的步骤可包括：在第M组牺牲间隙的内壁上依次形成介电层和第一导电层；以及在形成有介电层和第一导电层的第M组牺牲间隙内形成第二导电层，以形成第M组栅极层。

在一些实施方式中，可通过调整介电层的厚度、介电层的材料组分、第一导电层的厚度、第一导电层的材料组分以及介电层和第一导电层之间的界面偶极子中的至少之一，使得第一组栅极层至第N组栅极层的结构和/或材料组分相互不同。

在一些实施方式中，介电层的材料可包括氧化铝，第一导电层的材料可包括氮化钛铝。

在一些实施方式中，该方法还可包括：形成贯穿叠层结构的沟道结构，其中，基于沟道结构在平行于衬底的平面上的尺寸，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同。

在一些实施方式中，形成贯穿叠层结构的沟道结构的步骤可包括：形成贯穿叠层结构的沟道孔；以及在沟道孔的内壁上依次形成功能层和沟道层。

在一些实施方式中，从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙的步骤可包括：在N≥3的情况下，去除功能层的位于第M叠层单元内并与一组牺牲层对应的部分，以暴露沟道层，其中，M等于1和/或M等于N。

在一些实施方式中，该方法还可包括：在N个栅极缝隙内填充导电材料，以形成栅极缝隙结构。