[发明专利]一种全超结MOSFET器件结构及其制造方法在审
申请号: | 202110677182.6 | 申请日: | 2021-06-18 |
公开(公告)号: | CN113345954A | 公开(公告)日: | 2021-09-03 |
发明(设计)人: | 陈雪萌;王艳颖;钱晓霞;汤艺 | 申请(专利权)人: | 上海道之科技有限公司 |
主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L29/78;H01L21/336 |
代理公司: | 杭州九洲专利事务所有限公司 33101 | 代理人: | 陈琦;陈继亮 |
地址: | 201800*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 全超结 mosfet 器件 结构 及其 制造 方法 | ||
1.一种全超结MOSFET器件结构,包括MOSFET器件结构本体,其特征在于:所述MOSFET器件结构本体分为终端区和原胞区,且所述终端区和原胞区均主要包括由下到上依次布置的N外延硅衬底、第一外延层和第二外延层,且所述第二外延层的厚度大于第一外延层的厚度;所述终端区和原胞区的第二外延层内均交错设置有P柱和N柱,所述原胞区内P柱的深度小于第二外延层的厚度,所述终端区内P柱的深度大于第二外延层的厚度并延伸设置在第一外延层内;所述终端区的第二外延层上表面设置有P型区域及氧化层,所述原胞区的第二外延层上表面设置有体区及栅极和源极,所述N外延硅衬底背离第一外延层的一侧设置有漏极。
2.根据权利要求1所述的全超结MOSFET器件结构,其特征在于:所述终端区内的P柱在第一外延层内的延伸深度不大于第一外延层厚度的一半。
3.一种如权利要求1或2所述全超结MOSFET器件结构的制造方法,其特征在于:主要包括如下步骤:
1)在选定的N外延硅衬底上生长第一外延层;
2)使用第一张掩膜版在器件的终端区定义出窗口并进行沟槽刻蚀,之后进行P外延填充,在器件的终端区形成P柱;
3)生长第二外延层,并使用第二张掩模版在器件的原胞区和终端区同时进行深沟槽刻蚀,之后进行P型外延填充,在原胞区和终端区同时形成P柱和N柱,终端区的P柱与步骤2)中的P柱连接使得终端区的P柱长度大于原胞区的P柱长度;
4)利用第三张掩膜版在终端区的表面定义并注入轻掺杂P型区域,以形成表面的终端结构;
5)通过热氧化或沉积氧化层方式在硅表面生成一层厚的氧化层,并利用第四张掩模版进行有源区的光刻和刻蚀;
6)通过热氧化的方式生长栅氧化层,栅氧化层的具体厚度由器件的击穿电压和应用电压所决定;
7)沉积多晶硅,利用第五张掩膜版进行栅多晶硅的光刻,并刻蚀多晶硅形成器件的栅极;
8)进行P型注入和退火以形成器件的体区;
9)利用第六张掩膜版进行源区光刻,注入N型杂质并退火形成重掺杂N型源区;
10)淀积介质层,之后利用第七张掩膜版定义并刻蚀出栅极、源极接触孔;
11)溅射顶层金属,利用第八张掩膜版光刻刻蚀顶层金属,形成器件的源极、栅极;淀积氧化层作为钝化层,利用第九张掩膜版光刻刻蚀钝化层,完成顶层结构的制作;
12)将硅片背面减薄到特定的厚度,通过溅射或者蒸发的方法淀积背面金属形成器件的漏极。
4.根据权利要求3所述的制造方法,其特征在于:所述步骤1)中生长的第一外延层的厚度为3um~10um,具体厚度根据器件击穿电压需求取最佳值,第一外延层的电阻率可与第二外延层的电阻率相同也可不同,具体电阻率由器件的击穿电压需求决定。
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