[发明专利]金属栅的制造方法

说明书

本发明公开了一种金属栅的制造方法，包括：步骤一、提供形成有非晶硅伪栅的半导体衬底，在非晶硅伪栅底部形成有第一栅介质层，在非晶硅伪栅之间的间隔区中填充有第零层层间膜。步骤二、去除非晶硅伪栅，包括：步骤21、进行第一次干法刻蚀去除部分厚度的非晶硅伪栅。步骤22、进行DPN处理形成第零层层间膜表层。步骤23、进行第二次湿法刻蚀将剩余的非晶硅伪栅都去除。步骤三、进行第三次刻蚀以去除第一栅介质层，第零层层间膜表层减少第三次刻蚀对第零层层间膜的刻蚀速率并从而减少第零层层间膜的损耗。步骤四、形成第二栅介质层和金属栅。本发明能去除栅介质层时减少第零层层间膜的损耗表面并提高平坦性，能提高后续金属栅的填充和CMP的工艺窗口。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种金属栅(MG)的制作方法。

背景技术

随着半导体工艺不断发展，如当工艺节点缩小到25nm以下时，平面MOS晶体管会出现漏电较大的问题，通常会采用鳍式晶体管(FinFET)。FinFET中，在半导体衬底上形成有对半导体衬底进行图形化形成的鳍体，栅极结构会覆盖在鳍体的顶部表面和侧面，沟道区的宽度会增加，器件的导电能力得到增加，电学性能更佳，所以FinFET技术具有增加晶体管密度和电气性能增加的优点，FinFET已经成为流行和成熟的先进CMOS技术。

FinFET中的栅极结构通常会采用金属栅，栅介质层则会采用氧化硅或者高介电常数层(HK)。由高介电常数层的栅介质层和金属栅叠加形成的栅极结构也称为HKMG。

FinFET中，金属栅通常采用后栅(gate-last)工艺形成，后栅工艺中，需要采用非晶硅伪栅(Dummy Poly Silicon)，利用非晶硅伪栅定义出栅极结构的形成区域，之后自对准形成侧墙和源漏区，再形成第零层层间膜(ILD)将非晶硅伪栅之间的间隔区域填充，之后进行平坦化使非晶硅伪栅表面露出，之后去除非晶硅伪栅(Dummy Poly Remove)并在非晶硅伪栅去除的区域形成栅极沟槽，之后再在栅极沟槽中形成HKMG。

栅介质层根据需要也会采用前栅介质层工艺或者后栅介质层工艺，其中，前栅介质层工艺中，栅介质层在非晶硅伪栅形成之前形成，在非晶硅伪栅形成之后去除；而后栅介质层工艺中，则在非晶硅伪栅形成之前采用伪栅介质层替代栅介质层，在非晶硅伪栅去除之后会去除伪栅介质层，之后依次形成栅介质层和金属栅。

在FinFET中，由于栅极结构之间的间隔区域较窄，为了实现对间隔区域的良好填充，通常采用高深宽比(High Aspect Ratio Process，HARP)工艺形成第零层层间膜，HARP工艺是采用03和TEOS的热化学反应来形成氧化层,没有等离子体的辅助。HARP工艺形成的氧化层即HARP氧化层虽然具有良好的填洞能力，但是HARP氧化层的薄膜质量(filmquality)较差，也即第零层层间膜的质量会较差。

通常，在同一半导体衬底上会同时集成核心(Core)器件和输入输出(IO)器件，其中输入输出器件的工作电压会高于核心器件的工作电压，这也使得二者的栅极结构不同，其中输入输出器件的栅介质层的厚度会大于核心器件的栅介质层的厚度，故需要采用双栅工艺环(dual gate process Loop)来形成核心器件和输入输出器件的栅极结构。

其中，输入输出器件的栅介质层通常采用通过原位水汽生成(In-situ StreamGeneration，ISSG)工艺形成的氧化层即ISSG氧化层。ISSG氧化层是在非晶硅伪栅形成之前形成，在去除非晶硅伪栅之后；需要将输入输出区即输入输出器件的形成区域保护，之后再将核心区即核心器件形成区域的ISSG氧化层去除。核心器件的ISSG氧化层去除之后，需要重新生长栅介质层，之后在核心区和输入输出区同时形成金属栅。