[发明专利]一种频差估计方法、FPGA及存储介质

说明书

本发明涉及无线通信技术领域，为一种频差估计方法、FPGA及存储介质，包括以下步骤：S1，选取预设点数量的PN序列作为同步头；S2，将整个频差估计分成多次对所述同步推进行递进估计，且后一次比前一次的精确度更高；S3，将最后一次的频差估计结果作为最终的频差估计值，为后续的码片数据提供频差校正参数。该方案在大量节省帧同步头开销的条件下，采用递进式的CFO估计手段，达到低信噪比下的优异性能，还能保证在超低信噪比snr下的频差估计性能，且只需一次频差校正计算，具备很强的实用价值。另一方面，整套算法FPGA实现中，主值的求取，差异的求取，都可以利用FPGA语言的自动wrap来实现，非常巧妙。

技术领域

本发明涉及无线通信技术领域，具体涉及一种频差估计方法、FPGA及存储介质。

背景技术

时域上的频差估计方法一般是通过在发送端发送两个相同的序列，然后在接收端进行前后两段序列的自相关，对自相关值求取arctan角度即可。

在单载波扩频通信体制下，频差估计的精度对解扩后的解调性能，有着非常大的影响。这是因为，实际上解扩的过程，就是一个本地相关的过程。而本地相关峰值的尖锐程度，和频差的大小密切相关。在单载波扩频通信体制下，对接收端解调门限的需求往往是负十几到负几十dB。在这样的超低信噪比下，要想得到较为准确的频差估计，则需要前后进行相关的两段序列在时域上有着非常长的时间间隔。然而，由于角度的主值有着[-π,π)的取值范围，那么当真实频差很大的时候，前后进行相关的两段序列在时域上又有着非常长的时间间隔，则势必造成频差估计的模糊效应，对频差估计的精度造成毁灭打击，进而严重影响扩频算法的解调性能。

发明内容

本发明提供了一种频差估计方法、FPGA及存储介质，解决了以上所述真实频差大而造成对频差估计精度有较大影响的技术问题。

本发明为解决上述技术问题提供了一种频差估计方法，包括以下步骤：

S1，选取预设点数量的PN序列作为同步头；

S2，将整个频差估计分成多次对所述同步推进行递进估计，且后一次比前一次的精确度更高；

S3，将最后一次的频差估计结果作为最终的频差估计值，为后续的码片数据提供频差校正参数。

优选地，所述S1具体包括：选取PN1 PN2 PN3 PN4 PN5共5个PN_512序列作为同步头。

优选地，所述PN_512序列采用的是512点的间隔。

优选地，所述S2具体包括：

S21，对PN1和PN2进行相关性动作，对得到的结果求取反正切arctan角度，得到的角度除以512，以到了第一次频差估计的角度估计值CFO1；

S22，将CFO1*1024，得到CFO1_1024；

S23，对CFO1_1024求取主值arg_CFO1_1024；

S24，对PN1和PN3进行相关性动作，对得到的结果求取反正切arctan角度然后求取主值arg_CFO2_1024；

S25，用arg_CFO1_1024减去arg_CFO2_1024，得到差异diff1；

S26，将差异diff1强行定义为主值区间，得到arg_diff1；

S27，用CFO1_1024减去arg_diff1得到CFO2_1024_fine，再除以1024便可以得到CFO2。

优选地，通过去掉高位的无用bit即可求取主值。

优选地，所述S3具体包括：采用得到CFO2的同样的差异法，求得2048点间距的CFO3以作为最终的频差估计值。