[发明专利]动态随机存取存储器系统通信架构

权利要求书

1.一种动态随机存取存储器系统通信架构，所述系统通信架构基于双倍速率同步动态随机存储器标准，所述系统通信架构包括：动态随机存取存储器芯片组、数据输入输出开关电路、内存控制器，其中，

所述数据输入输出开关电路为用于控制所述动态随机存取存储器芯片组中每一个动态随机存取存储器芯片的数据输入输出选择信号和数据输入输出信号方向的开关阵列，所述开关阵列用于调整移相器，以便调整所述动态随机存取存储器写状态的所述数据输入输出选择信号相位和所述数据输入输出信号相位；其中，

所述数据输入输出开关电路用于建立所述内存控制器到所述动态随机存取存储器芯片的数据通路和所述动态随机存取存储器芯片之间所述数据输入输出信号的数据通路；

所述移相器设置于所述数据输入输出开关电路内部，用于连接两个所述动态随机存取存储器芯片的数据输入输出选择信号端口，使得读芯片的所述数据输入输出选择信号相位后移90°后作为输入信号送至写芯片的数据输入输出选择信号端口；

所述内存控制器，用于通过不同的片选信号独立控制每一个所述动态随机存取存储器芯片，以实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动；

所述内存控制器用于控制所述数据输入输出开关电路的开关阵列，以便建立不同所述动态随机存取存储器芯片之间的数据通路。

2.根据权利要求1所述的系统通信架构，还包括：外围电路部分，所述外围电路部分包括片选信号译码器，所述片选信号译码器便于所述内存控制器控制不同的所述动态随机存取存储器芯片。

3.根据权利要求1所述的系统通信架构，其中，所述动态随机存取存储器芯片组中动态随机存取存储器芯片包括以下一种：DDR2、DDR3、DDR4，其中，DDR表征双倍速率同步动态随机存储器。

4.根据权利要求1所述的系统通信架构，其中，所述内存控制器支持所述动态随机存取存储器芯片间数据移动的工作模式包括：

在双倍速率同步动态随机存储器初始化阶段通过配置模式寄存器设置读延迟RL和写延迟WL，使RL＝WL+1；

动态随机存取存储器芯片C1接收到所述内存控制器发送的第一激活命令和源数据所在行地址；

动态随机存取存储器芯片C2接收到所述内存控制器发送的第二激活命令和目的地址相应行；

所述动态随机存取存储器芯片C1满足第一预设时序参数时，接收到所述内存控制器发送的读命令和源数据目标列；

所述动态随机存取存储器芯片C2满足第二预设时序参数时，接收到所述内存控制器发送的写命令和目的地址相应列；

在预设突发长度值之后，再重复上述步骤，实现所述动态随机存取存储器芯片C1无缝的读操作到所述动态随机存取存储器芯片C2无缝的写操作。

5.根据权利要求1所述的系统通信架构，其中，所述数据通路用于实现数据移动的方式包括：在所述动态随机存取存储器芯片组内部中，每一个所述动态随机存取存储器芯片在没有资源冲突的情况下实现并行的数据移动。

6.根据权利要求1所述的系统通信架构，其中，所述数据通路用于实现数据移动的方式包括：在每一个所述动态随机存取存储器芯片所述数据输入输出选择信号和所述数据输入输出信号驱动能力达到满足预设条件的情况下，利用一个所述动态随机存取存储器芯片读出来的数据驱动至少两个所述动态随机存取存储器芯片，实现一对多的多次数据移动。

7.根据权利要求1所述的系统通信架构，其中，所述数据通路用于实现数据移动的方式还包括：在所述动态随机存取存储器芯片组之间，同一通道内部，将从一个所述动态随机存取存储器芯片组读出来的数据驱动另一个所述动态随机存取存储器芯片组，实现数据移动。

8.根据权利要求1所述的系统通信架构，其中，所述实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动包括：

所述从源地址动态随机存取存储器芯片读操作满足所述源地址动态随机存取存储器芯片中的所述数据输入输出选择信号和所述数据输入输出信号的边沿对齐；

所述目标地址动态随机存取存储器芯片写操作满足所述目标地址动态随机存取存储器芯片中的所述数据输入输出选择信号和所述数据输入输出信号的中心对齐。