[发明专利]一种基于FPGA的光纤接口数据缓存管理方法

说明书

本发明公开了一种基于FPGA的光纤接口数据缓存管理方法，根据接口应用需求及FPGA器件资源通过静态及动态参数，灵活配置接口模块工作方式及处理流程，针对不同应用场景无需改动FPGA软件，设置同步等待门限，将多路光纤接收的数据同步对齐，发送至缓存，划分内存地址，各路数据在各自地址空间循环写缓存，采用轮询机制，交换控制多路光纤数据写端口映射到一个或多个DDR控制器接口，将各路光纤数据的缓存信息和节点信息整合，按照光纤次序从内存读取缓存数据，发送至目的节点，设计维护效率高、通用兼容性强。

技术领域

本发明属于FPGA开发技术领域，具体涉及一种数据缓存技术。

背景技术

随着信号处理芯片及平台能力的提升，对处理单元或平台间高速数据传输的性能及可靠性提出了更高要求。数据接收端应当对接口输入数据进行高效可靠的存储及分发管理，灵活兼容适应光纤接口链路输入数量、传输速率等参数的变化。

FPGA由于其输入输出IO接口资源较为丰富，经常作为信号处理平台接口处理芯片。在FPGA接口实现过程中，多路光纤链路数据状态的判断、多路并行接收数据的动态缓存以及多路接收数据在内存空间的管理等问题，都是接口FPGA软件模块设计的难点及关键所在。因此，需要设计一个通用的接口数据缓存管理模块，从而满足不同接口输入场景需求。

发明内容

本发明为了解决现有技术存在的问题，提出了一种基于FPGA的光纤接口数据缓存管理方法，为了实现上述目的，本发明采用了以下技术方案。

数据同步控制：设置同步等待门限，消除不同光纤链路间的传输延迟差异，将多路光纤接收的数据同步对齐，发送至缓存。

进一步的，判断数据传输链路状态，补齐或截取异常链路的数据以屏蔽异常。

数据缓存控制：划分内存地址，每路光纤数据占据一块地址空间，各路数据在各自地址空间循环写缓存。

进一步的，若内存空间不足，则暂停接收数据缓存，防止数据被覆盖。

DDR写控制管理：采用轮询机制，依次允许各路写数据端口占用DDR写操作接口，交换控制多路光纤数据写端口映射到一个或多个DDR控制器接口。

数据分发控制，根据配置信息确定缓存数据目的节点，将各路光纤数据的缓存信息和节点信息整合。

数据重排控制，根据配置信息、节点信息和缓存信息，按照光纤次序从内存读取缓存数据，发送至目的节点。

进一步的，根据配置信息将读取的数据重排，按照同步节拍次序输出。

状态收集监测：采集数据同步控制、数据缓存控制、DDR写控制管理、数据分发控制、数据重排控制的操作信息，监测工作状态，发送至目的节点，或随缓存数据发送。

进一步的，配置接收光纤数量、同步等待门限、输出节点数量、内存地址划分信息、单根光纤缓存空间和数据重排方式，设置FPGA进入工作准备状态。

本发明的有益效果：将多路光纤数据合并为一路或多路接收和输出，支持多路光纤数据动态DDR缓存管理，也支持对多路缓存数据重排分发，监测模块内部运行状态；用户可以根据接口应用需求及FPGA器件资源通过静态及动态参数，灵活配置接口模块工作方式及处理流程；可针对不同应用场景无需改动FPGA软件，配置光纤接收数量及输出节点数量，设计维护效率高、通用性强；可根据存储能力灵活划分缓存空间，可配置支持一组或多组DDR控制器，兼容性强；支持对光纤接收输入状态、内存使用状态及输出节点接收状态等信息进行监测，可维护性强。

附图说明

图1是缓存管理流程图，图2是内存划分示意图，图3是DDR写原理图。

附图标记：1-数据同步控制，2-数据缓存控制，3-DDR写控制管理，4-数据分发控制，5-数据重排控制，6-状态收集监测。