[发明专利]半导体装置及其制造方法在审

申请号：	202110696164.2	申请日：	2021-06-23
公开（公告）号：	CN114242730A	公开（公告）日：	2022-03-25
发明（设计）人：	井手谦一;田原宽子	申请（专利权）人：	铠侠股份有限公司
主分类号：	H01L27/1157	分类号：	H01L27/1157;H01L27/11575;H01L27/11582;H01L23/532;H01L21/768
代理公司：	北京律盟知识产权代理有限责任公司 11287	代理人：	杨林勳
地址：	日本***	国省代码：	暂无信息
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摘要：
搜索关键词：	半导体装置及其制造方法
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【说明书】：

实施方式提供一种能够抑制可靠性劣化的半导体装置及其制造方法。本实施方式的半导体装置具备具有在第1方向上交替积层的多个导电层及多个第1绝缘层的积层体。导电层具有第1金属层及第2金属层。第1金属层包含第1金属元素及与包含该第1金属元素的材料气体发生化学反应的物质。第2金属层包含第1金属元素，且物质的含量比第1金属层少。第1金属层配置在第1绝缘层与第2绝缘层之间。

[相关申请的交叉参考]

本申请享有以日本专利申请2020-151432号(申请日：2020年9月9日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

本实施方式涉及一种半导体装置及其制造方法。

背景技术

NAND(Not AND，与非)型EEPROM(Electrically Erasable Programmable Read-only Memory，电动可擦可编程只读存储器)等半导体装置(半导体存储装置)有时具备将存储单元三维地排列而成的立体型存储单元阵列。这种存储单元阵列具有将作为字线发挥功能的导电层与绝缘层交替积层而成的积层体。

然而，随着微细化，导电层的高度减小，相应地字线的配线电阻增大。另外，如果为了降低配线电阻而将势垒膜薄膜化或省略，那么例如会导致泄漏特性等可靠性劣化。

发明内容

本发明要解决的问题在于提供一种能够抑制可靠性劣化的半导体装置及其制造方法。

本实施方式的半导体装置具备具有在第1方向上交替积层的多个导电层及多个第1绝缘层的积层体。导电层具有第1金属层及第2金属层。第1金属层包含第1金属元素及与包含该第1金属元素的材料气体发生化学反应的物质。第2金属层包含第1金属元素，且物质的含量比第1金属层少。第1金属层配置在第1绝缘层与第2绝缘层之间。

附图说明

图1是表示第1实施方式的半导体装置中的存储单元阵列的一构成例的图。

图2A是例示三维构造的存储单元的示意剖视图。

图2B是例示三维构造的存储单元的示意剖视图。

图3是表示第1实施方式的半导体装置的构成的剖视图。

图4是表示第1实施方式的半导体装置的制造方法的剖视图。

图5是表示继图4之后的半导体装置的制造方法的剖视图。

图6是表示继图5之后的半导体装置的制造方法的剖视图。

图7是表示继图6之后的半导体装置的制造方法的剖视图。

图8是表示继图7之后的半导体装置的制造方法的剖视图。

图9A是表示图8的工序中的金属层的形成过程的示意图。

图9B是表示图8的工序中的金属层的形成过程的示意图。