[发明专利]存储器器件及制造半导体器件的方法在审

专利信息
申请号: 202110720262.5 申请日: 2021-06-28
公开(公告)号: CN113536727A 公开(公告)日: 2021-10-22
发明(设计)人: 藤原英弘;林志宇;陈炎辉;赵威丞;粘逸昕 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: G06F30/392 分类号: G06F30/392;H01L27/02;G06F111/04
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 存储器 器件 制造 半导体器件 方法
【权利要求书】:

1.一种存储器器件,包括:

有源区,在第一方向上延伸;

栅电极,在垂直于所述第一方向的第二方向上延伸,相对于在所述第二方向上延伸的四个对应轨迹线基本对准,使得所述存储器器件相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度,电耦合至所述有源区中的对应有源区的对应第一部分,并相对于垂直于所述第一和第二方向中的每个的第三方向处于所述第一部分上方;

接触件到晶体管元件结构(MD结构),在所述有源区中的对应有源区的第二对应部分上方并与其电耦合,在所述第二方向上延伸,并散布在所述栅电极中的对应栅电极之间;

通孔到栅极/MD(VGD)结构,在所述栅电极和所述MD结构中的对应栅电极和MD结构上方并与其电耦合;

导电部,在第一金属化层(M_1st层)中,在所述第一方向上延伸,并在所述VGD结构中的对应VGD结构上方并与其电耦合;

掩埋接触件到晶体管元件结构(BVD结构),在所述有源区中的对应有源区的第三对应部分下方并与其电耦合;以及

掩埋导电部,在第一掩埋金属化层(BM_1st层)中,在所述第一方向上延伸,并在所述BVD结构中的对应BVD结构下方并与其电耦合,并对应地提供第一参考电压或第二参考电压。

2.根据权利要求1所述的存储器器件,其中:

相对于所述第一方向,所述存储器器件具有中线;并且

所述BVD结构对应的长轴基本沿着所述中线对准。

3.根据权利要求1所述的存储器器件,其中:

所述有源区的对应长轴在所述第一方向上延伸;

所述有源区的对应短轴在所述第二方向上延伸;

所述BVD结构的对应长轴在所述第二方向上延伸;并且

所述BVD结构的所述长轴的大小与所述有源区的所述短轴的大小基本相同。

4.根据权利要求1所述的存储器器件,其中:

所述BVD结构的数量与所述有源区的数量相同;并且

所述BVD结构以一比一(1:1)的比率与所述有源区重叠。

5.根据权利要求4所述的存储器器件,其中:

相对于所述第二方向,每个BVD结构在所述对应有源区上基本居中。

6.根据权利要求1所述的存储器器件,其中:

第一通孔结构,在所述M_1st层中的所述导电部中的对应导电部上方并与其电耦合;

导电部,在第二金属化层(M_2nd层)中,在所述第二方向上延伸,并在所述第一通孔结构中的对应第一通孔结构上方并与其电耦合;

第二通孔结构,在所述M_2nd层中的所述导电部中的对应导电部上方并与其电耦合;

导电部,在第三金属化层(M_3rd层)中,在所述第一方向上延伸,并在所述第二通孔结构中的对应第二通孔结构上方并与其电耦合;并且

所述M_3rd层中的所述导电部中的第一和第二导电部对应地是所述存储器器件的位线和bit_bar线。

7.根据权利要求1所述的存储器器件,其中:

第一通孔结构,在所述M_1st层中的所述导电部中的对应导电部上方并与其电耦合;

导电部,在第二金属化层(M_2nd层)中,在所述第二方向上延伸,并在所述第一通孔结构中的对应第一通孔结构上方并与其电耦合;

所述M_2nd层中的所述导电部中的一个或多个对应地是所述存储器器件的对应一个或多个写线;以及

所述一个或多个写线中的每个在所述第二方向上具有短于Blech长度的长度。

8.根据权利要求1所述的存储器器件,其中:

所述存储器器件是六晶体管、单端口类型的存储器器件。

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