[发明专利]一种二维半导体调制掺杂的覆盖层筛选方法及所得异质结

说明书

本申请涉及集成电路技术领域，提供一种二维半导体调制掺杂的覆盖层筛选方法及所得异质结，所述覆盖层筛选方法根据沟道层材料的本征属性，筛选覆盖层材料及其内缺陷种类，基于密度泛函理论，根据覆盖层材料内缺陷与沟道层材料间的电荷转移为判据，确定掺杂类型(电子掺杂或空穴掺杂)，从而达到为沟道层材料的N/P型掺杂，筛选出特定的覆盖层材料和其缺陷种类的目的。本申请实施例提供的覆盖层筛选方法，获得的掺杂方案稳定性良好、不破坏沟道材料晶格，并能够与现有集成电路工艺实现较好的兼容。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种二维半导体调制掺杂的覆盖层筛选方法及所得异质结。

背景技术

二维半导体是指具有原子级别厚度且电子被限制在二维平面内运动的材料。二维半导体的体系维度降低，所带来的量子限制效应和弱屏蔽效应，赋予二维半导体许多新奇的物理和化学性质，使其在诸多领域具有重要应用前景。尤其是在高性能微电子器件方面，二维半导体具有天然优势，可显著提升器件集成度而且降低功耗。在实际应用中，通过精准调控缺陷实现可靠稳定的N型和P型导电特性是促进基于二维半导体的电子器件工业化发展的关键前提，然而，实现二维半导体的可控掺杂面临诸多挑战，这阻碍了其在微电子器件领域的发展。

目前，二维半导体材料的掺杂手段主要有以下三种，第一种为：传统离子注入工艺，通过将特定离子在电场里加速，然后嵌入到二维半导体材料之中实现掺杂，但由于二维半导体材料仅有原子层级别厚度，其晶格在此过程中极易受到破坏；第二种为分子修饰，在二维半导体材料表面修饰化学分子，二维材料与分子发生电荷交换从而实现掺杂，但由于分子稳定性差，此种掺杂方法可控性差；第三种为：静电栅极控制掺杂，通过改变器件栅极电压，控制二维半导体材料内载流子类型及浓度，但该方法容易引起电击穿，且具有易失性，即在断电后材料掺杂特性不能保持。此外，以上这三种掺杂手段，均不能与现有的集成电路工艺很好的兼容。

调制掺杂方案是将两层二维半导体材料堆积成异质结，其中一层材料是覆盖层，另一层是沟道层，通过在覆盖层内引入缺陷，与沟道层发生电荷转移，从而控制沟道层材料掺杂特性及电学性能，使其应用于电子器件(比如晶体管)制造。覆盖层可以避免沟道层晶格受到破坏，同时由于载流子(电子或空穴，在沟道层)和缺陷(在覆盖层)在空间上分离，因此此方案可获得高迁移率。此外，调制掺杂工艺与现有集成电路工艺兼容。然而，面对一种二维沟道层材料，如何筛选对应的覆盖层材料及缺陷种类，以获得稳定的N/P型电导需要系统的设计方案。

发明内容

在异质结的设计阶段，为了筛选出沟道层材料对应的覆盖层材料以及覆盖层材料的缺陷种类，本申请提供一种二维半导体调制掺杂的覆盖层筛选方法及所得异质结。

本申请第一方面提供一种二维半导体调制掺杂的覆盖层筛选方法，所述覆盖层筛选方法包括：

选取沟道层材料，并获取沟道层材料的晶格常数，根据沟道层材料的晶格常数确定覆盖层材料晶格常数的选取范围；

选取晶格常数处于选取范围的材料作为覆盖层，并通过调整所述覆盖层的材料生长环境，获得具备特定缺陷的覆盖层，作为第一预选覆盖层；

将第一预选覆盖层和选取的沟道层组成异质结；

建立第一预选覆盖层的原子模型，作为第一模型；以及建立异质结的原子模型，作为第二模型；

采用第一性原理，分别对第一模型和第二模型进行体系能带计算，获取第一预选覆盖层能带，以及异质结能带；

将第一预选覆盖层能带与异质结能带进行对比，筛选出异质结中第一预选覆盖层与沟道层发生电荷转移的异质结，并将与沟道层发生电荷转移的第一预选覆盖层标记为第二预选覆盖层；

判断第二预选覆盖层与沟道层之间的电荷转移数量，并将电荷转移数量达到预设阈值的第二预选覆盖层作为最终的覆盖层。