[发明专利]铜CMP的工艺控制方法在审
申请号: | 202110723556.3 | 申请日: | 2021-06-29 |
公开(公告)号: | CN113539952A | 公开(公告)日: | 2021-10-22 |
发明(设计)人: | 黄景山;裴雷洪 | 申请(专利权)人: | 上海华力集成电路制造有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;B24B37/10;B24B37/20;B24B37/30;B24B37/34;B24B57/02 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | cmp 工艺 控制 方法 | ||
1.一种铜CMP的工艺控制方法,其特征在于,包括如下步骤:
步骤一、提供第一介质层,对所述第一介质层进行刻蚀形成沟槽,所述沟槽位于铜线形成区域中;
步骤二、测量位于所述沟槽底部的所述第一介质层的剩余厚度;
步骤三、形成铜层,所述铜层将所述沟槽完全填充并延伸到所述沟槽外的所述第一介质层的表面;
步骤四、进行铜CMP,所述铜CMP将所述沟槽外的所述铜层去除以及将所述沟槽内的所述铜层的顶部表面和所述沟槽外的所述第一介质层的顶部表面相平,由填充于所述沟槽中的所述铜层组成所述铜线;所述铜CMP的研磨时间还根据步骤二中测量的所述第一介质层的剩余厚度进行调整,以使所述铜线的厚度达到第一目标值。
2.如权利要求1所述的铜CMP的工艺控制方法,其特征在于:步骤四中,所述铜CMP的研磨时间的调整值和所述第一介质层的剩余厚度的关系为:
其中,ΔT表示所述铜CMP的研磨时间的调整值,Rox表示所述第一介质层的剩余厚度,TARGET2所述第一介质层的剩余厚度的第二目标值,RR表示所述铜CMP的研磨速率。
3.如权利要求2所述的铜CMP的工艺控制方法,其特征在于:所述铜CMP的研磨时间为所述铜CMP的研磨时间的初始设定值减去调整值。
4.如权利要求3所述的铜CMP的工艺控制方法,其特征在于:所述铜CMP的研磨时间的初始设定值为最近多次所述铜CMP中使所述铜线的厚度达到所述第一目标值所需要的研磨时间的平均值。
5.如权利要求2所述的铜CMP的工艺控制方法,其特征在于:RR取上一次铜CMP的研磨速率的最大值。
6.如权利要求1所述的铜CMP的工艺控制方法,其特征在于:所述第一介质层为形成于半导体衬底上的层间膜。
7.如权利要求6所述的铜CMP的工艺控制方法,其特征在于:步骤一中还同时形成通孔开口,所述通孔开口完全穿过所述第一介质层并将底层金属线表面露出;
步骤三中,所述铜层将所述通孔开口完成填充并形成所述通孔。
8.如权利要求7所述的铜CMP的工艺控制方法,其特征在于:所述底层金属线形成于底层层间膜中。
9.如权利要求8所述的铜CMP的工艺控制方法,其特征在于:所述半导体衬底和所述第一介质层之前包括一层以上的所述底层层间膜和所述底层金属线,各所述底层金属线之间通过底层通孔连接。
10.如权利要求9所述的铜CMP的工艺控制方法,其特征在于:所述底层金属线的材料包括铜,铜材料组成的所述底层金属线的铜CMP的工艺控制步骤和所述铜线的铜CMP的工艺控制步骤相同。
11.如权利要求9所述的铜CMP的工艺控制方法,其特征在于:所述半导体衬底包括硅衬底。
12.如权利要求11所述的铜CMP的工艺控制方法,其特征在于:所述第一介质层的材料包括低介电常数层。
13.如权利要求12所述的铜CMP的工艺控制方法,其特征在于:所述底层层间膜的材料包括低介电常数层。
14.如权利要求11所述的铜CMP的工艺控制方法,其特征在于:所述低介电常数层包括SiCOH。
15.如权利要求11所述的铜CMP的工艺控制方法,其特征在于:在所述第一介质层和下一层的所述底层层间膜之间还间隔有SiCN层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造