[发明专利]数据链路的提取方法、装置、电子设备和存储介质

权利要求书

1.一种数据链路的提取方法，应用于对包括多个器件和多个端口的数字电路的设计数据进行处理，所述方法包括：

从所述多个器件和所述多个端口中选择待分析的至少一组数据链路端点，其中，所述至少一组数据链路端点中的每组数据链路端点包括数据链路起点和数据链路终点；

对所述多个器件和所述至少一组数据链路端点进行时序处理，以使得所述数字电路中除所述至少一组数据链路端点外的其他器件均不具有时序器件特性；

基于经过所述时序处理后的所述多个器件和所述至少一组数据链路端点，确定所述每组数据链路端点对应的多条数据链路。

2.根据权利要求1所述的方法，其中，从所述多个器件和所述多个端口中选择待分析的至少一组数据链路端点，包括：

对所述数字电路执行初始优化，确定所述数字电路中不满足时序约束条件的至少一条时序路径；

基于所述至少一条时序路径，从所述多个器件和所述多个端口中选择待分析的至少一个数据链路起点和至少一个数据链路终点，以得到所述至少一组数据链路端点。

3.根据权利要求1所述的方法，其中，所述多个器件包括多个时序逻辑器件，

对所述多个器件和所述至少一组数据链路端点进行时序处理，包括：

为每组数据链路端点包括的所述数据链路起点和所述数据链路终点设置时序约束；

基于所述多个时序逻辑器件，确定多个待处理器件，其中，所述多个待处理器件包括所述多个时序逻辑器件中除所述至少一组数据链路端点以外的所有时序逻辑器件；

对所述多个待处理器件进行去时序处理，以将所述多个待处理器件转换为多个组合逻辑器件。

4.根据权利要求3所述的方法，其中，为每组数据链路端点包括的所述数据链路起点和所述数据链路终点设置时序约束，包括：

为所述数据链路起点设置时钟约束和输入延时约束；

为所述数据链路终点设置时钟约束和输出延时约束。

5.根据权利要求3所述的方法，其中，在对所述多个器件和所述至少一组数据链路端点进行时序处理后，所述方法还包括：

对所述多个待处理器件进行时序环路检测及断开处理，以去除所述数字电路中存在的时序环路。

6.根据权利要求5所述的方法，其中，对所述多个待处理器件进行时序环路检测及断开处理，包括：

对每个待处理器件，判断是否存在从所述每个待处理器件的数据输出端至数据输入端的时序环路；

响应于存在所述时序环路，判断所述每个待处理器件是否存在对应的反馈控制器件，

响应于所述每个待处理器件存在对应的反馈控制器件，断开所述反馈控制器件中的用于构成所述时序环路的输入管脚和输出管脚之间的连接关系，

响应于所述每个待处理器件不存在对应的反馈控制器件，断开所述每个待处理器件中的数据输入端和数据输出端之间连接关系。

7.根据权利要求6所述的方法，其中，判断所述每个待处理器件是否存在对应的反馈控制器件，包括：

确定第一器件，其中，所述第一器件为在所述时序环路中沿数据传输方向与所述每个待处理器件的数据输出端具有电路连接关系的第一个非时序逻辑器件；

基于所述第一器件，确定至少一个驱动器件，其中，所述至少一个驱动器件的输出管脚与所述第一器件的输入管脚相连；

响应于所述至少一个驱动器件包括不位于所述时序环路上的驱动器件，将所述第一器件作为所述每个待处理器件对应的反馈控制器件，

响应于所述至少一个驱动器件均位于所述时序环路中，所述每个待处理器件不存在对应的反馈控制器件。

8.根据权利要求1所述的方法，还包括：

获取所述多条数据链路分别对应的多个链路信息；

基于所述多个链路信息，从所述多条数据链路中确定至少一条关键数据链路。