[发明专利]灵活总线协议协商和启用序列

权利要求书

1.一种装置，包括：

主机设备，其包括：

处理器核心；以及

根复合体，其用于：

向端点设备发送修改后的训练序列1(TS1)有序集的第一流，所述修改后的TS1有序集的第一流中的每个修改后的TS1有序集包括用于通告低延迟能力的比特；

从所述端点设备接收修改后的TS1有序集的第二流，所述修改后的TS1有序集的第二流中的每个修改后的TS1有序集包括被置位以指示所述端点设备的低延迟能力的比特；以及

向所述端点设备发送修改后的训练序列2(TS2)有序集的流，所述修改后的TS2有序集的流中的每个修改后的TS2有序集包括被置位以指示在链路上使用低延迟能力的比特。

2.根据权利要求1所述的装置，其中，所述低延迟能力用于绕过同步报头插入。

3.根据权利要求1或2所述的装置，其中，所述根复合体在链路训练期间发送所述修改后的TS1有序集的第一流以通告灵活总线能力。

4.根据权利要求1-3中任一项所述的装置，其中，所述根复合体发送所述修改后的TS2有序集的流以向所述端点设备指示使用加速器链路协议而不是基于快速外围组件互连(PCIe)协议的协议。

5.根据权利要求1-4中任一项所述的装置，其中，所述加速器链路协议是根据基于偏差的一致性模型的。

6.根据权利要求1-3中任一项所述的装置，其中，修改后的TS2有序集的第一流中的每个修改后的TS2有序集包括被置位的灵活总线能力比特，并且修改后的TS2有序集的第二流包括对被置位的所述灵活总线能力比特的确认。

7.根据权利要求6所述的装置，其中，对被置位的所述灵活总线能力比特的所述确认包括所述修改后的TS2有序集的第二流中的每个修改后的TS2有序集中的与所述修改后的TS2有序集的第一流中的每个修改后的TS2有序集中相同的灵活总线能力比特被置位。

8.根据权利要求1-7中任一项所述的装置，其中，所述根复合体包括用于根据加速器链路协议或基于快速外围组件互连(PCIe)协议的互连协议之一进行操作的灵活总线逻辑PHY。

9.根据权利要求1-8中任一项所述的装置，其中，所述根复合体包括用于根据快速外围组件互连(PCIe)协议进行操作的物理层电子电路。

10.根据权利要求1-9中任一项所述的装置，其中，所述根复合体用于对符号12-14中的比特进行编码，使所述比特用于在所述修改后的TS1有序集的第一流中通告低延迟能力。

11.一种系统，包括：

端点设备；以及

通过链路耦合到所述端点设备的主机设备，所述主机设备包括：

处理器，以及

根复合体；

所述根复合体用于向所述端点设备发送针对所述端点设备的修改后的训练序列1(TS1)有序集的第一流，以与所述端点设备执行灵活总线协商，所述修改后的TS1有序集的第一流中的每个修改后的TS1有序集包括用于通告低延迟能力的比特；

所述端点设备用于向所述根复合体发送修改后的TS1有序集的第二流，所述修改后的TS1有序集的第二流中的每个修改后的TS1有序集包括被置位以指示所述端点设备的低延迟能力的比特；并且

所述根复合体用于向所述端点设备发送修改后的训练序列2(TS2)有序集的流，所述修改后的TS2有序集的流中的每个修改后的TS2有序集包括被置位以向所述端点设备指示在所述链路上使用所述低延迟能力的比特。

12.根据权利要求11所述的系统，其中，所述低延迟能力是对同步报头插入的绕过。

13.根据权利要求11或12所述的系统，其中，所述根复合体在链路训练期间发送所述修改后的TS1有序集的第一流以通告灵活总线能力。