[发明专利]形成半导体器件的方法

说明书

方法包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对硅层实施预清洁工艺；对晶圆实施烘烤工艺；以及实施外延工艺以分别在第一沟槽和第二沟槽中形成第一硅锗区域和第二硅锗区域。第一硅锗区域和第二硅锗区域的负载在约5nm至约30nm之间的范围内。本申请的实施例还涉及形成半导体器件的方法。

技术领域

本申请的实施例涉及形成半导体器件的方法。

背景技术

在集成电路的形成中，可以图案化半导体区域以形成半导体鳍，该半导体鳍用于形成鳍式场效应晶体管(FinFET)。半导体区域可以包括硅区域或硅锗区域。为了减少芯片面积上的浪费和性能下降，需要使硅区域或硅锗区域的界面清晰且过渡区域最小。另外，需要较好地控制半导体鳍的高度。

发明内容

本申请的一些实施例提供了一种形成半导体器件的方法，包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对所述硅层实施预清洁工艺；对所述晶圆实施烘烤工艺；以及实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域和所述第二硅锗区域的负载在5nm至30nm之间的范围内。

本申请的另一些实施例提供了一种形成半导体器件的方法，包括：实施第一外延工艺以在半导体晶圆上沉积硅层，其中，所述半导体晶圆包括输入/输出(IO)器件区域、逻辑器件区域，以及存储器器件区域；蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽、第二沟槽和第三沟槽，其中，所述第一沟槽、所述第二沟槽和所述第三沟槽分别位于所述输入/输出器件区域、所述逻辑器件区域和所述存储器器件区域中；以及实施第二外延工艺以分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一硅锗区域、第二硅锗区域和第三硅锗区域，其中，所述第一硅锗区域的第一顶面低于所述第二硅锗区域的第二顶面第一高度差，并且所述第二硅锗区域的第二顶面低于所述第三硅锗区域的第三顶面第二高度差。

本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在硅层上方形成图案化的外延掩模；蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽和第二沟槽；实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域的第一顶面比所述第二硅锗区域的第二顶面低高度差；以及实施平坦化工艺以去除所述图案化的外延掩模以及所述第一硅锗区域和所述第二硅锗区域的顶部，其中，在所述平坦化工艺中，所述第一硅锗区域的第一抛光速率比所述第二硅锗区域的第二抛光速率小抛光速率差，并且其中在完全去除所述图案化的外延掩模并且暴露所述硅层的第三顶面时，通过所述抛光速率差来完全补偿所述高度差。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图17示出了根据一些实施例的在外延区域和鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。

图18示出了根据一些实施例的用于形成外延区域和FinFET的工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。