[发明专利]一种基于FPGA的输入分块重映射FFT方法

说明书

一种基于FPGA的输入分块重映射FFT方法，它属于FPGA平台上FFT运算速度优化技术领域。本发明解决了现有方法中FFT运算速度慢，并没有对FPGA内部资源进行最大化利用的问题。本发明通过使用改进输入结构的蝶形算法，从FFT的计算过程以及FPGA的硬件架构出发，采用HLS编译工具将并行输入FFT运算中的数据输入重映射模块与蝶形运算系数初始化进IP核中，实现与硬件综合。本发明设计的FFT方法能够在FPGA平台上对并行输入数据进行FFT计算，最大化并行的插值输入信号在FPGA平台上进行FFT的运算效率，时间性能上优于官方提供的IP核，实现了对FPGA内部资源进行最大化利用。本发明可以应用于对FPGA平台上FFT运算速度进行优化。

技术领域

本发明属于FPGA平台上FFT运算速度优化领域，具体涉及一种基于FPGA的输入分块重映射FFT(fast Fourier transform，快速傅里叶变换)方法。

背景技术

超高速(Gsps)AD转换器可以广泛应用在无线通信、软件无线电、数据采集、光通讯、仪器设备等领域。FPGA逻辑的速度一般跟不上高速ADC的总线速度，因此大多数FPGA具有串行器/解串器(SERDES)模块，用以将转换器端的快速、窄带串行接口转换为FPGA端的慢速、宽带并行接口。在高速ADC与FPGA集成的系统平台中，通常伴有相关的信号处理算法，这些算法往往需要加以改进才能保证实施到具体的平台后达到效率最大化。快速傅里叶变换(FFT)算法是一种经典的信号处理算法，该算法通过将输入时域信号映射到频域完成对输入信号的认知与分析。

目前，许多高速ADC的输出是多通道并行插值的格式，受限于FPGA的时钟频率，常见的协议模式比如LVDS，将转换器端的串行接口转换为FPGA端的并行接口。与之对应的是，现有FPGA平台Xilinx等官方提供的FFT运算IP核接收的是顺序的串行输入，所以解串后的并行数据往往还要被写入FIFO或RAM进行暂存再次转化为低速串行模式。综上，高速串行-低速并行-低速串行的这样一个过程，减慢了系统进行FFT运算的速度，并没有最大化利用FPGA的内部资源。

发明内容

本发明的目的是为解决现有方法中FFT运算速度慢，并没有对FPGA内部资源进行最大化利用的问题，而提出一种基于FPGA的输入分块重映射FFT方法。

本发明为解决上述技术问题所采取的技术方案是：

一种基于FPGA的输入分块重映射FFT方法，所述方法包括数据输入重映射模块，蝶形运算网络模块，数据输出模块，其中：

所述数据输入重映射模块用于将输入数据优化为并行分块的数据流格式，即通过数据输入重映射模块输出并行的各分块数据；

所述蝶形运算网络模块包括若干个FFT蝶形网络；

数据输入重映射模块将并行的各分块数据按照设计的输出顺序映射到对应的FFT蝶形网络；

对输入FFT蝶形网络的数据进行FFT运算，分别得到每个FFT蝶形网络输出的离散傅里叶变换数据；

所述数据输出模块用于对各FFT蝶形网络输出的离散傅里叶变换数据进行并行输出；

所述数据输入重映射模块、蝶形运算网络模块和数据输出模块按顺序封装到IP核中，其中，IP核的编写通过HLS编译工具实现。

本发明的有益效果是：本发明提出了一种基于FPGA的输入分块重映射FFT方法，本发明通过使用改进输入结构的蝶形算法，从FFT的计算过程以及FPGA的硬件架构出发，采用HLS编译工具将并行输入FFT运算中的数据输入重映射模块与蝶形运算系数初始化进IP核中，实现与硬件综合。实验结果表明，本发明设计的FFT方法能够在FPGA平台上对并行输入数据进行FFT计算，最大化并行的插值输入信号在FPGA平台上进行FFT的运算效率，时间性能上优于官方提供的IP核，实现了对FPGA内部资源进行最大化利用。