[发明专利]可去时钟线高速并行总线同步逻辑设计

说明书

本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换，该可去时钟线高速并行总线同步逻辑设计，不需额外的时钟或选通信号连接，缩小了延时差异跳变窗口，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。

技术领域

本发明涉及PLC技术领域，具体为可去时钟线高速并行总线同步逻辑设计。

背景技术

在逻辑芯片(FPGA或CPLD)之间的高速并行总线传输中，利用时钟的边沿对并行数据进行锁存，常会因逻辑芯片内部对并行数据线的布线不一致、工艺水平影响的逻辑芯片引脚的延时差异、总线数据线线长等不一致导致的延时差异，而导致并行数据线的信号延迟差异的累加，在主机发送时钟的同时根据发送的时钟读取从机返回的数据时，这种延迟差异的累加甚至会翻倍，同理时钟线与数据线之间也存在同样的延迟差异，即时钟边沿比某些数据线信号提前，又比某些数据线信号落后，此时如果是不修正偏移的双边沿发送传输，利用时钟边沿对总线数据进行锁存，由于数据线的信号还未全部到达，所锁存的总线数据是不完整的。

当前对此类问题的解决方法为源同步方法，主要思想为在发送端产生一个选通信号代替时钟，选通信号与数据线信号的偏移尽可能小，接收端依据选通信号对数据锁存。但在实际操作中，由于逻辑芯片编译软件对信号发送和接收的时序布线的误差，逻辑芯片引脚对信号的发送和接收的延时差异受芯片工艺水平的影响，以及并行总线传输时间延迟差异，使选通信号、数据线信号的延迟差异难以进一步缩小。且选通信号实际为单边沿传输的时钟信号进行偏移调整而成，其频率是双边沿传输的时钟频率的2倍(数据线传输速率不变)，如果双边沿传输的时钟为250MHz，并行总线数据线的最高传输频率也为250MHz，相同数据传输速率下，使用源同步的方法，其选通信号的频率将为500MHz，已经超出了大部分逻辑芯片内部的频率上限，且会受到电路的频率上限的限制，而如果对双边沿传输的时钟进行和源同步方法类似的偏移调整，由于双边沿传输的时钟的上升时间和下降时间的差异以及时钟的抖动，经过偏移调整后的时钟上升沿和下降沿，都必须在数据延时差异跳变窗口之后(即数据稳定窗口内)来触发总线的数据锁存采集，这代表着数据线的数据稳定窗口必须大于双边沿时钟的上升时间与下降时间的偏差加上时钟抖动(实际还需留有一定的余量)，间接限制了双边沿时钟周期的缩小，使总线难以以更高的速率进行传输，选通或时钟信号与数据线信号的偏移的存在限制了并行总线传输的频率，不使用选通或时钟线的条件下，如果在接收端产生不同相移的本地通信时钟，使用正好可以正确读取总线数据的相移通信时钟，则会因为发送端与接收端的通信时钟晶振频率的微小差别导致的相位偏移累加，最终因发送端和接收端的通信时钟相位偏移严重而导致通信出错。

在工业环境中，总线上挂载的设备多且长度不短，工业总线有着比点对点传输更大的电容和干扰。如果使用部分逻辑芯片带有的串行LVDS进行超高频传输，将逻辑内部较低频并行数据转换成逻辑串行LVDS引脚的超高频信号传输，传输频率则会受到总线的电容和干扰的限制，且逻辑芯片内部的频率限制，也会限制转换成的串行数据信号的速率。受总线上挂载的设备数量变化的影响，串行LVDS的时钟线相对于数据线的偏移会有微小的改变，由于逻辑串行LVDS引脚传输的高频缘故，设备接入或拔出引起的微小相位偏移，可能导致逻辑串行LVDS传输需要重新校准，为此我们提出了可去时钟线高速并行总线同步逻辑设计。

发明内容

为实现上述目的，本发明提供如下技术方案：可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；

所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；