[发明专利]一种具有电荷积累效应的超结EA-SJ-FINFET器件

说明书

本发明涉及一种具有电荷积累效应的超结EA‑SJ‑FINFET器件，属于半导体技术领域。该器件由控制区和LDMOS导电区组成，控制区由源栅隔离氧化层、控制区的P‑body、控制区的P型外包区、控制区的漏极N‑buffer区、漏极P+区组成，LDMOS导电区由源极金属Al、源极P+区、源极N+区、P‑body、漂移区、漏极N‑buffer区、漏极N+区组成。本发明器件在传统FINFET器件的结构上，通过使用电荷积累效应和超结技术，提高了器件的击穿电压和跨导最大值，大幅降低了器件的比导通电阻，最终提高了器件的Baliga优值FOM，并打破了硅极限。

技术领域

本发明属于半导体技术领域，涉及一种具有电荷积累效应的超结EA-SJ-FINFET器件。

背景技术

功率半导体器件作为消费电子、工业控制电路、驱动电路等芯片的核心元器件，是实现节能减排的基石与关键环节。SOI技术可通过在器件中引入介质层来实现功率集成电路的介质隔离。相比于体硅技术，SOI技术集成度更高、寄生电容极更小和隔离性能更好。SOI技术可以提高集成电路的可靠性，在未来制造高集成度、高可靠性、高速度和低功耗芯片的过程中将成为关键性技术，特别是对功率集成电路。基于绝缘体上硅技术的LDMOS器件与其他的大多数新型有源器件如HEMT、HBT等相比，拥有更好的CMOS工艺兼容性以及方便集成的特点，且本身具有高功率、高增益、高线性度、高开关特性，以及有良好的隔离性能、优越的抗辐照能力和可靠性，故受到行业工作者的广泛关注，所以以SOI LDMOS为对象的研究具有十分特殊的意义。SOI LDMOS其主要应用于：智能功率集成电路(Smart PowerIntegrated Ciruit,SPIC)、射频集成电路(Radio Frequency Integrated Circuit,RFIC)、高压集成电路(High Voltage Integrated Circuit,HVIC)。

SOI横向功率器件的耐压能力由横向击穿电压与纵向击穿电压较小者决定。一般增大器件的横向长度和降低漂移区的掺杂浓度，可以提高器件的横向耐压能力，但同时会导致器件的导通电阻增大，从而使器件的正向导通损耗增大。然而，由于SOI器件的埋氧层与顶层硅不能太厚，如果埋氧层与顶层硅的厚度太厚，会导致器件的制造工艺难度增大和器件自热现象加重，以及散热等问题，因此，SOI器件的埋氧层与顶层硅不能太厚。当SOI器件的埋氧层与顶层硅太薄时，会导致器件的纵向耐压能力降低，是因为埋氧层会阻止器件的耗尽区扩展到衬底，从而使衬底不会进行耐压。该器件的主要矛盾是比导通电阻R_on,sp与击穿电压BV：R_on,sp∝BV^2.5。降低比导通电阻，同时会导致器件的击穿电压减小；提高器件的击穿电压，同时会使增大器件的比导通电阻。为了更好衡量该器件的综合性能指标，使用Baliga优值评价器件的优值FOM(figure of merit)已经成为一种很重要的性能指标，即FOM＝BV²/R_on,sp。

为了解决这一矛盾关系，本发明设计了一种具有电荷积累效应的超结EA-SJ-FINFET结构，在保证获得较高的击穿电压情况下，通过使用超结技术和电荷积累效应，大幅降低器件的比导通电阻R_on,sp来获得更大的FOM。

发明内容

有鉴于此，本发明的目的在于提供一种具有电荷积累效应的超结EA-SJ-FINFET器件，在保证获得较高的击穿电压情况下，通过使用超结技术和电荷积累效应，大幅降低器件的比导通电阻R_on,sp，最终提高器件的Baliga优值FOM，从而降低器件的导通损耗。

为达到上述目的，本发明提供如下技术方案：