[发明专利]一种堆叠芯片及制备方法

说明书

本申请公开一种堆叠芯片及制备方法，堆叠芯片包括：至少两个相互堆叠的芯片单元；相邻的两个所述芯片单元之间设置有第一支撑柱和第一导电柱；所述第一支撑柱用于对所述芯片单元产生支撑应力，所述第一导电柱用于导通相连接的两个所述芯片单元上的线路。能够改善现有芯片堆叠的方式，容易发生芯片开裂导致芯片功能失效的问题。

技术领域

本申请涉及半导体技术领域，尤其涉及一种堆叠芯片及制备方法。

背景技术

近年来，随着消费类产品的持续升级，芯片市场对于芯片元器件性能的需求越来越高，同时，对于芯片元器件的小尺寸化的需求也越来越多。目前，采用3D IC(threedimensional Integrated Circuit Chip，三维芯片)技术可以把功能不同的两张芯片面对面堆叠起来构成一个功能系统，能够减少芯片整体的面积，在兼顾了性能的同时，也满足了小尺寸化的需求。

然而，现有的芯片堆叠的方式，容易发生芯片的开裂导致芯片的功能失效。

发明内容

本申请实施例提供了一种堆叠芯片及制备方法，能够改善现有芯片堆叠的方式，容易发生芯片开裂导致芯片功能失效的问题。

本申请实施例的第一方面，提供一种堆叠芯片，包括：至少两个相互堆叠的芯片单元；

相邻的两个所述芯片单元之间设置有第一支撑柱和第一导电柱；

所述第一支撑柱用于对所述芯片单元产生支撑应力，所述第一导电柱用于导通相连接的两个所述芯片单元上的线路。

在一种可行的实施方式中，所述芯片单元的线路侧包括线路区和非线路区，所述线路区包括所述线路；

所述第一导电柱与所述芯片单元的接触区域位于所述线路区；

所述第一支撑柱与所述芯片单元的接触区域位于所述非线路区。

在一种可行的实施方式中，所述第一支撑柱设置于所述芯片单元的虚拟分割线上，其中，所述虚拟分割线通过对所述芯片单元进行等份分割得到，且所述虚拟分割线位于所述非线路区。

在一种可行的实施方式中，设置于所述虚拟分割线上的所述第一支撑柱等间距排列。

在一种可行的实施方式中，还包括第二导电柱；

所述第二导电柱设置于不相邻的两个所述芯片单元之间，所述第二导电柱用于导通相连接的两个所述芯片单元的所述线路，所述第二导电柱与所述芯片单元的接触区域位于所述线路区。

在一种可行的实施方式中，还包括第二支撑柱；

所述第二支撑柱设置于不相邻的两个所述芯片单元之间，所述第二支撑柱用于对所述芯片单元产生支撑应力，所述第二支撑柱与所述芯片单元的接触区域位于所述非线路区。

在一种可行的实施方式中，包括：依次堆叠的第N层芯片单元、第N+1层芯片单元和第N+2层芯片单元，其中，N为大于0的自然数，所述第N层芯片单元的所述线路侧与所述第N+1层芯片单元的所述线路侧相对设置，所述第N层芯片单元的所述线路侧与所述第N+2层芯片单元的所述线路侧相对设置；

所述第N层芯片单元与所述第N+1层芯片单元之间设置有所述第一支撑柱和所述第一导电柱；

所述第N+1层芯片单元与所述第N+2层芯片单元之间设置有所述第一支撑柱；

所述第N层芯片单元与所述第N+2层芯片单元之间设置有所述第二导电柱。

在一种可行的实施方式中，所述第N+1层芯片单元的所述非线路区设置有第一通孔；

所述第N层芯片单元与所述第N+2层芯片单元之间设置的所述第二导电柱穿设于所述第一通孔。