[发明专利]数据传输速率发生器和相关装置及方法

说明书

本公开提供了一种数据传输速率发生器和相关装置。该数据传输速率发生器，包括：第一降频器，用于接收时钟信号，并按照第一降频系数将时钟信号降频为中间时钟信号；第二降频器，用于将中间时钟信号按照第二降频系数降频为调整后传输速率信号；第一寄存器，用于存储第一降频系数，第一降频系数根据目标单比特占有周期数和第一参数的比确定；第二寄存器，用于存储第二降频系数，第二降频系数根据目标单比特占有周期数和第一降频系数的比确定。本公开优化了时钟信号的降频过程，从而在不修改时钟信号频率的基础上借助时钟信号的低功耗降频实现了传输速率的匹配。

技术领域

本公开涉及芯片领域，具体而言，涉及一种数据传输速率发生器和相关装置及方法。

背景技术

在数据中心等需要进行大规模数据处理的场景下，往往需要很多处理单元(如CPU、NPU等)互相配合，共同完成一些大型的任务。因此，需要在处理单元之间进行数据通信。因此，为处理单元配置异步收发传输器这种外围电路以支持这种通信。传统的异步收发传输器往往只支持以特定频点通信，如仅支持比特率为f_clk/(16*n)(n＝1/2/…，f_clk为异步收发传输器的时钟频率)进行通信。但是，发送方处理单元的发送速率是不固定的，按照f_clk/(16*n)来配置接收方处理单元的接收速率不一定能匹配上发送方处理单元的发送速率，因此需要更改接收方处理单元自身接收时钟的时钟频率，效率比较低下。

为了不更改接收方处理单元自身接收时钟的时钟频率，一个直接的想法就是，如果接收方处理单元的接收速率(例如比特率)与发送方处理单元的发送速率不完全吻合，而是有一定误差，只要该误差使得在每个数值的采样点仍然属于发送方处理单元发送该数值的一段时间内，仍然是可以接受的。因此，确定接收方处理单元的接收速率的问题，就转化为如何在不更改接收方处理单元自身接收时钟的时钟频率的情况下，围绕接收方处理单元理想接收速率(等于发送方处理单元发送速率)，找到一个近似接收速率，该近似接收速率容易实现，又不影响采样结果的问题。接收速率，例如接收比特率，等于每秒接收的比特数。在时钟频率(每秒的时钟周期数)不改变的情况下，找到一个近似接收速率的实质在于找到一个单比特占有周期数，用它来近似理想单比特占有周期数(对应于理想接收速率)。

将时钟频率转变为接收速率的信号采用分频技术。目前，通常采用二步分频的方式，这是因为前一步分频后能够让数据采样以外的大部分控制逻辑都工作在该分频时钟下，从而大量降低时钟翻转所造成的功耗。例如，如果将时钟频率降低到原来的1/48，得到接收速率，通常不是直接采用一个48倍的降频器直接降频，而是例如先用一个8倍的第一降频器降频为原来的1/8，然后采用一个6倍的降频器将第一降频器降完的频率降到该频率的1/6。这里的8倍和6倍存储在两个寄存器中，其数值可以调节，例如调节成4和12。结合目前分频技术的现况，确定接收方接收速率的问题就变成了，如何在时钟频率不改变的情况下，高效找到二步分频中的两个降频系数，使得降频产生的近似接收速率或者近似单比特占有周期数能不影响采样准确率，不影响对发送数据的正确解析。

发明内容

有鉴于此，本公开的一个目的旨在时钟频率不改变的情况下，高效找到二步分频中的两个降频系数，使得降频产生的近似接收速率能近似匹配发送方发送速率，确保数据成功通信的概率。

根据本公开的第一方面，提供一种数据传输速率发生器，包括：

第一降频器，用于接收时钟信号，并按照第一降频系数将时钟信号降频为中间时钟信号；

第二降频器，用于将所述中间时钟信号按照第二降频系数降频为调整后传输速率信号；

第一寄存器，用于存储所述第一降频系数，所述第一降频系数根据目标单比特占有周期数和第一参数的比确定；

第二寄存器，用于存储所述第二降频系数，所述第二降频系数根据目标单比特占有周期数和所述第一降频系数的比确定。

可选地，所述第一降频系数通过如下方式确定：