[发明专利]一种数据采集系统的触发点偏移动态校正方法

权利要求书

1.一种数据采集系统的触发点偏移动态校正方法，其特征在于，包括以下步骤：

(1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；

(2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置，产生多路采样时钟SCLK和多路参考时钟REFCLK，其中SCLK发送给每片ADC，REFCLK发送给FPGA；

(3)、每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；

(4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；

FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；

FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；

FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给所有ADC和FPGA：当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；在FPGA中设置一个计数器，当FPGA接收到参考脉冲SYSREF后，该计数器开始计数；

(5)、在FPGA接收到从ADC传输过来携带时间戳标记的采样点时，计数器停止计数，得到的计数器的值记为Δt₁，并将该计数值Δt₁作为数据传输延迟的估计量；

设示波器屏幕的中点为理想触发点，而示波器屏幕显示的波形的中点为信号的实际触发点；通过在示波器屏幕上观察，信号的实际触发点偏离理想触发点位置的格数，得到对应的触发点偏移量m₁；

(6)、重启采集系统，重复步骤(1)～(5)，得到第二组计数值Δt₂和触发点偏移量m₂，若Δt₁≠Δt₂且m₁≠m₂，则保留两组计数值Δt₁、Δt₂及触发点偏移量m₁、m₂；否则，再次重启采集系统，直到得到两组不同的计数值及触发点偏移量；

由于FPGA内计数器的计数值Δt与触发点偏移量m呈一一对应的线性关系，因此多次上电记录的Δt与m经过线性拟合可以得到函数关系式：

Δt＝K₁m+C₁

其中，K₁、C₁为均为拟合系数；

(7)、根据触发点偏移量m₁，在处理板FPGA中编写相应逻辑，从而为触发信号动态地增加初始延迟值然后通过示波器屏幕观察波形，通过手动调节初始延迟值使实际触发点回到理想触发点的位置，调整后的延迟值作为触发点偏移量m₁的延迟值x₁；

同理，当触发点偏移量m₂的延迟值x₂；

由于延迟值x与触发点偏移量m呈一一对应的线性关系，因此多次上电记录的x与m经过线性拟合可以得到函数关系式：

x＝K₂m+C₂

其中，K₂、C₂为拟合系数；

(8)、重启采集系统，读取FPGA内计数器的计数值Δt，然后将计数值Δt代入到如下函数关系式，从而计算出触发信号的延迟值x；

(9)、将延迟值x写入FPGA内的触发控制信号延迟单元，从而完成触发点随机偏移的动态校正。