[发明专利]静电放电电路及其控制方法、电源开关电路

说明书

本发明的实施例提供一种静电放电电路包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管；第一单栅氧化层静电放电控制电路，耦合到第一NMOS晶体管并配置成在静电放电事件期间导通第一NMOS晶体管，第一单栅氧化层控制电路耦合到第一NMOS晶体管在第一电压处的总线和第二电压的第一节点；第二单栅氧化层静电放电控制电路，其可操作地耦合到第二NMOS晶体管并且被配置为在静电放电事件期间导通第二NMOS晶体管并且在正常操作期间关断第二NMOS；和分压电路，可操作地连接到第一电压的第一总线和接地电压的第二总线。

技术领域

本发明的实施例涉及一种静电放电电路及其控制方法、单栅氧化层电平转换器电路。

背景技术

对较小的装置的需求越来越大(例如，较短的沟道长度和较低的沟道长度和栅极氧化层厚度)，其可以以更高的速度操作以用于高密度和高效能集成电路。在核心逻辑电路中连续缩小装置，减小沟道长度和减小工作电压，从而减少工作电压，从而降低功耗。来自先进技术的这种核心逻辑电路通常与通常在较高电压(例如，3.3伏)下操作的传统外围设备(例如，I/O装置)连接，其由比核心装置具有更长沟道(例如，0.35微米)与更厚的栅极氧化层(例如7纳米)的金属氧化物半导体(MOS)晶体管所支持。来自I/O装置的电压输入讯号尤其是来自前几代技术的电压输入信号可能对核心装置造成损坏，如果没有合适的电压保护装置，则只能在低电压下操作。

为了保护核心逻辑电路中的装置，通常需要一些形式的静电放电(ESD)保护将电流从ESD源吸收到地，以便减小施加到核心装置的电压电平。随着装置尺寸继续缩小，半导体制造制程的可变性增加，防止ESD损坏变得更加困难。传统上，使用所谓的双栅极或多栅极氧化层技术，即在不同电压下操作的两个或更多个不同的栅极厚度的装置的组合。然而，由于使用了多个栅极厚度，这种常规技术需要对不同的栅极氧化层用不同的罩幕组，这代表了一个主要的技术经济劣势。具体来说，这种常规技术实质上增加了半导体制造制程内的处理步骤数，增加了制造集成电路的成本，最终也可能降低生产良率。因此，需要一种可以在较低供应电压下使用的电路，同时还使用单一氧化层技术从输入/输出(I/O)装置承受更高的输入信号电压，以最小化制造步骤和降低成本。

发明内容

本申请的一些实施例提供其特征在于，包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管，其中所述NMOS晶体管的所述串接可操作地耦合到接收静电放电脉冲信号的第一总线；第一单栅氧化层静电放电控制电路，其耦合到所述第一NMOS晶体管并且被配置为在静电放电事件期间导通所述第一NMOS晶体管，所述第一单栅氧化层控制电路耦合到在第一电压的所述第一总线和在第二电压的第一节点之间，其中所述第一电压高于所述第二电压；第二单栅氧化层静电放电控制电路，其可操作地耦合到所述第二NMOS晶体管并且被配置为在所述静电放电事件期间导通所述第二NMOS晶体管并且在正常操作期间关断所述第二NMOS晶体管，其中所述第二单栅氧化层静电放电控制电路耦合到在所述第二电压的所述第一节点和在接地电压的第二总线之间，其中所述第二电压高于所述接地电压；和分压电路，其可操作地连接到在所述第一电压的所述第一总线和在所述接地电压的所述第二总线，其中所述分压电路可操作地在所述第一节点耦合到所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路。

此外，本申请的其他实施例提供一种控制静电放电电路的方法，其特征在于，包括：通过至少两个高通滤波电路检测静电放电脉冲信号；将第一节点充电；将第二节点和第三节点充电；和将第四节点和第五节点充电以导通第一NMOS晶体管和第二NMOS晶体管以放电所述静电放电讯号。