[发明专利]一种集成电路的制造工艺

说明书

公开了一种集成电路的制造工艺，包括：去除晶片上的二氧化硅的方法，该方法可包括：向工艺腔室内通入脱水的氟化氢气体和脱水的醇类气体；使所述脱水的氟化氢气体和脱水的醇类气体混合，生成气态的刻蚀剂；使所述刻蚀剂与所述工艺腔室内的晶片反应，并使所述工艺腔室内保持高压状态以提高刻蚀选择比；以及将所述反应的副产物从所述工艺腔室内抽出。根据本发明的集成电路的制造工艺中，去除晶片上的二氧化硅的方法通过使气态的刻蚀剂在高压力下与二氧化硅直接反应，并在反应后将反应产物抽出，实现高选择比、高效率地去除二氧化硅。

技术领域

本发明涉及集成电路制造工艺领域，更具体地，涉及一种集成电路的制造工艺。

背景技术

在集成电路制造工艺领域，目前通常使用硅基材料制造集成电路，硅 (或者多晶硅)在空气中放置的情况下表面会自然氧化形成一层致密的二氧化硅(SiO₂)层，如图1a所示。在有些工艺中，例如，在金属硅化物(Silicide) 工艺中，金属镍铂(NiPt)薄膜要与硅衬底直接接触，如果衬底表面有一层 SiO₂，则会增加电阻率，影响器件性能，因此，制造后续工艺前需要去除这层SiO₂。而在去除这层SiO₂的同时，必须保护其他薄膜/结构不能被去除或者损伤，如图1a所示，隔离层(Spacer，由氮化硅(Si₃N₄)材料制成)的线宽尺寸会影响器件电性，如漏电(leakage)增加等。因此，需要在去除 SiO₂的同时尽量保持隔离层(Spacer，Si₃N₄)不被去除。

如图1b所示，现有工艺多采用湿法刻蚀、等离子体干法刻蚀等方法去除SiO₂，其对Si₃N₄的刻蚀选择比低，对隔离层去除过多，造成隔离层尺寸缩小，增大漏电，从而影响器件性能。

因此，有必要开发一种应用于集成电路制造工艺中的高选择比、高效率的去除晶片上的二氧化硅的方法。

公开于本发明背景技术部分的信息仅仅旨在加深对本发明的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明提出了一种集成电路的制造工艺，包括去除晶片上的二氧化硅的方法，其通过使气态的刻蚀剂在高压力下与二氧化硅直接反应，并在反应后将反应产物抽出，实现高选择比、高效率地去除二氧化硅。

本发明提出了一种集成电路的制造工艺，包括去除晶片上的二氧化硅的方法，该方法包括：向工艺腔室内通入脱水的氟化氢气体和脱水的醇类气体；使所述脱水的氟化氢气体和脱水的醇类气体混合，生成气态的刻蚀剂；使所述刻蚀剂与所述工艺腔室内的晶片反应，并使所述工艺腔室内保持高压状态以提高刻蚀选择比；以及将所述反应的副产物从所述工艺腔室内抽出。

优选地，所述制造工艺包括利用HARP填充浅沟道绝缘层的轮廓调整的子工艺，在所述子工艺中，首先利用CVD工艺沉积一定厚度的HARP，而后采用所述的去除晶片上的二氧化硅的方法对STI进行刻蚀而使开口变大，重复执行上述沉积和刻蚀操作，直至工艺结束。

优选地，所述制造工艺包括去除STI的硬掩膜层上的SiO2自然氧化层的子工艺，所述STI的硬掩膜层为Si3N4，在所述子工艺中，利用所述的去除晶片上的二氧化硅的方法对STI的硬掩膜层表面上的SiO2自然氧化层进行刻蚀，并控制所述SiO2自然氧化层相对于STIHARP的刻蚀选择比，以便快速去除所述SiO2自然氧化层，且避免过度刻蚀STI HARP。

优选地，所述制造工艺包括去除衬垫氧化层的子工艺，所述衬垫氧化层为采用加热方式在衬底表面氧化形成SiO2层，其为STI的硬掩膜层Si3N4 的缓冲层，在所述子工艺中，利用所述的去除晶片上的二氧化硅的方法对所述衬垫氧化层进行刻蚀，并控制所述衬垫氧化层相对于STI HARP的刻蚀选择比，以便快速去除所述衬垫氧化层，且避免过度刻蚀STI HARP。