[发明专利]一种低电压高速双向逻辑电平转换电路

权利要求书

1.一种低电压高速双向逻辑电平转换电路，其特征在于，采用双电源供电，所述低电压高速双向逻辑电平转换电路包括：

第一电平转换模块，将A侧低电压转换为Y侧高电压，并产生信号V_A；

第二电平转换模块，将Y侧高电压转换为A侧低电压，并产生信号V_Y；

加速信号产生模块，接收信号V_A和V_Y，在输入信号的上升沿和下降沿分别产生一个短脉冲；

第一PMOS管P1和第二PMOS管P2，在输入信号的上升沿接收低电平短脉冲Y_A1和Y_A2加速电容充电；

第一NMOS管N1和第二NMOS管N2，在输入信号的下降沿接收高电平短脉冲Y_B1和Y_B2加速电容放电；

所述加速信号产生模块包括与非门Y1~Y3、或门H1、非门F1~F7、缓冲器INV1~INV2；

与非门Y1、非门F1、非门F2、缓冲器INV1和与门Y2依次相连，与门Y2的输出端连接非门F3和F4的输入端，非门F1的输出端接与门Y2的输入端；

或门H1、非门F5、缓冲器INV2和与门Y3依次相连，与门Y3的输出端连接非门F6和F7的输入端，或门H1的输出端接与门Y3的输入端；

与非门Y1和或门H1的两个输入端分别输入信号V_A和信号V_Y，在输入信号的上升沿，非门F6和F7分别产生低电平脉冲Y_A1和Y_A2，在输入信号的下降沿，非门F3和F4产生高电平脉冲Y_B1和Y_B2；

所述加速信号产生模块受使能信号EN控制，该使能信号EN接入与门Y2和Y3的输入端，使能信号EN为高时，加速信号产生模块正常工作，使能信号EN为低时，加速信号产生模块输出信号为常低电平。

2.如权利要求1所述的低电压高速双向逻辑电平转换电路，其特征在于，所述非门F2的输出端和所述缓冲器INV1的输入端之间还并联有电容C1和C2，通过调节电容C1和C2的值以实现调节高电平脉冲的宽度；

所述非门F5的输出端和所述缓冲器INV2的输入端之间还并联有电容C3和C4，通过调节电容C3和C4的值以实现调节低电平脉冲的宽度。

3.如权利要求1所述的低电压高速双向逻辑电平转换电路，其特征在于，所述的第一电平转换模块包括与非门Y4、PMOS管P3、电平转换模块、非门F8~F11、缓冲器INV3以及电阻R1；

与非门Y4、非门F8、电平转换模块、非门F9、非门F10、非门F11和电阻R1依次串联，PMOS管P3的漏极接非门F8的输入端，栅极接F8的输出端；电平转换模块的输出端接缓冲器INV3的输入端；

与非门Y4的输入端输入A侧低电压，缓冲器INV3的输出端输出信号V_A；第一电平转换模块受使能信号EN控制，EN为高电平时，第一电平转换模块正常工作，EN为低电平时，Y侧通过电阻R1迅速下拉为低电平，第一电平转换模块为高阻态。

4.如权利要求1所述的低电压高速双向逻辑电平转换电路，其特征在于，所述第二电平转换模块包括与非门Y5、PMOS管P4、非门F12~F14、缓冲器INV4以及电阻R2；

与非门Y5、非门F12、非门F13、非门F14和电阻R2依次相连，PMOS管P4的栅极接非门F12的输出端，漏极接非门F12的输出端；缓冲器INV4的输入端接非门F12的输出端；

与非门Y5的输入端输入Y侧低电压，缓冲器INV4的输出端输出V_B；第二电平转换模块受使能信号EN控制，EN为高电平时，第二电平转换模块正常工作，EN为低电平时，A侧通过电阻R2迅速下拉为低电平，第二电平转换模块为高阻态。