[发明专利]具有局域底栅的晶体管及其制作方法

说明书

本发明涉及一种局域底栅的晶体管及其制作方法，该晶体管包括衬底、低维半导体层、源极、漏极和局部底栅，局部底栅位于上述衬底上，局部底栅上具有一栅介质层，低维半导体层位于上述栅介质层上作为晶体管器件的沟道，源极和漏极位于低维半导体沟道的相对两侧，并分别与上述低维半导体层一个或多个部分接触；在上述源极、上述漏极以及所述沟道层上具有一过渡层和一静电掺杂层，该静电掺杂层中具有固定电荷，从而对其对应的低维半导体沟道层进行静电掺杂从而形成NMOS器件，同时还提出了上述晶体管的制作方法。本发明的晶体管具有热稳定性好、阈值电压精确可控，同时工艺具有兼容性，能够满足大规模碳基集成电路生产的要求。

技术领域

本发明涉及半导体器件领域，具体地，涉及一种具有局部底栅的晶体管及制备方法。

背景技术

低维半导体材料，例如碳纳米管、石墨烯、黑磷或二维材料，由于具备厚度较薄、高迁移率、高物理和化学稳定性、高热导率等优异的性能，因此被广泛应用于晶体管中作为沟道材料使用。与传统半导体工艺类似地，低维材料作为沟道的晶体管也可以通过对低维材料进行掺杂，改变半导体沟道材料中载流子的分布，从而改变其电学性能，并分别形成p型区和n型区，进而形成具有各种结构功能的半导体器件，例如二极管、场效应晶体管等。但是上述低维半导体禁带宽度普遍比硅小，其中碳纳米管典型带隙约为0.5eV，对应硅带隙约为1.12eV。由于带隙较窄，关态下漏端带间隧穿势垒宽度被大幅度压缩，产生了较大的隧穿电流，影响静态能耗。对应晶体管的关态隧穿效应比硅基晶体管显著,而且目前对于这种无掺杂MOS的结构，均存在漏端电场过于集中和过强导致沟道偏漏端附近存在的肖特基势垒过薄，导致肖特基隧穿严重。

由于低维半导体材料的特殊性，采用传统的热扩散和离子注入的方式对沟道材料进行掺杂容易导致多种问题。例如，低维材料更容易受到环境的影响，因而热扩散或离子注入很难形成均匀且可靠的掺杂，并且在掺杂过程中容易对低维材料造成破坏。同时低维材料的沟道厚度极薄，一般为单原子层或几个原子层，通过传统的杂质离子掺杂方法很难实现在沟道中的有效掺杂，杂质离子更可能分布在绝缘基底中。并且部分低维材料，如碳纳米管和石墨烯，其化学性质稳定，原子间化学键键能很强且表面不存在悬挂键，掺杂的杂质离子很难与碳原子成键形成稳定结构，而是更倾向于以不稳定的弱相互作用方式存在(如表面吸附)，进而导致掺杂效应很不稳定。此外，传统的掺杂方式通常需要1000℃以上的高温下退火，修复掺杂过程带来的晶格损伤。而大部分低维材料无法承受上述温度，且高温退火工艺也限制了器件制备工艺的兼容性。因此，低维半导体材料晶体管无法实现硅基晶体管的轻掺杂源漏(LDD)来精细调控漏端掺杂浓度在空间上的分布，从而降低短沟道效应、结漏电流和寄生电流等负面效应。但是，低维半导体材料由于其超薄沟道的特性和有限的载流子浓度(相较于块体半导体材料)，较块体半导体材料更加易于实现静电调控，并且低维半导体材料与金属半导体接触特性与传统半导体也有所不同，例如碳纳米管与某些金属的接触没有观察到明显的费米钉扎效应。

目前可通过选择与沟道材料功函数匹配的金属材料作为源漏极替代对沟道材料的掺杂来实现PMOS或NMOS，或者采用底栅的器件结构，通过在沟道表面沉积具有固定电荷的材料层，对沟道进行静电掺杂来解决上述问题。选择与沟道材料功函数匹配的金属材料形成源漏极，可在开态时进行电子(NMOS)或空穴(PMOS)的有效注入，并通过栅极调控沟道中的能带弯曲控制晶体管的开和关，通过在沟道表面沉积具有固定电荷的材料层对沟道进行静电掺杂可对整个沟道进行静电掺杂，进而调整源漏极和栅极之间的能带弯曲，实现载流子的无势垒注入或隧穿注入。但是，上述两种方式制备的低维材料晶体管仍存在较多问题，以碳纳米管晶体管为例，采用金属功函数匹配的金属材料形成源漏极制备的高k介质晶体管，阈值电压无法有效调控，关断状态下漏端容易发生反向隧穿，造成开关比下降等问题。采用局域底栅结合沟道表面静电掺杂，或顶栅结构利用栅介质氧化物静电掺杂的方式制备的晶体管，目前实现静电掺杂通常使用配比不完全的金属氧化物(即存在较多的氧空位或悬挂键等)来实现，界面不稳定，存在很多缺陷态和界面态，进而会降低沟道迁移率，不利于栅控，器件均一性受影响，工艺重复性也较差。