[发明专利]串并转换电路

说明书

本发明提供了一种串并转换电路，包括用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据的数据移位单元；通过接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟的时钟产生单元；根据所述并行读取时钟选择所述移位数据作为并行数据输出的并行选择输出单元，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。

技术领域

本发明涉及串并转换技术领域，尤其涉及一种串并转换电路。

背景技术

现场可编程门阵列(FPGAField Programmable GateArray，FPGA)中用于访问动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)的应用是非常普遍的。

但由于DRAM接口是源同步突发模式的传输方式，读取过程中会间断读取而进行写入数据或其它的操作，所以这些间断的操作会降低DRAM接口的效率。传统的DRAM读取串并转换电路需要使用下一次数据读取随路时钟来获取本次读取的数据，如图1所示，如果下一次读取时间较长或者中间夹杂了其它的操作，这样这次读取时间间隔就会很长，加大了读取的延时。图中rdqs和rdqs_n是DRAM发送给FPGA的读取随路时钟，读取随路时钟伴随读数据一起发送，且是突发的，rgate是FPGADDR系统产生用于框定读取数据的时间窗口，dq_in是DRAM发送给FPGA用于读取的串行数据，rdata[7:0]是FPGA读取到的DRAM发送的数据，而由于两次读数据之间有间断，FPGA在DRAM下一次发送数据的时候才读取到DRAM上一次发送的数据dq_out[7:0]。

因此，有必要提供一种新型的串并转换电路以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种串并转换电路，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。

为实现上述目的，本发明的所述串并转换电路，应用于FPGA，包括：

数据移位单元，用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据；

时钟产生单元，用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟；以及

并行选择输出单元，与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出。

所述串并转换电路的有益效果在于：数据移位单元用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据，钟产生单元用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟，并行选择输出单元与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。