[发明专利]一种基于RISCV架构的中断验证方法及系统

权利要求书

1.一种基于RISCV架构的中断验证系统，其特征在于，包括：

RTL设计模块，连接状态寄存器，通过对状态寄存器的操作，实现随机注入不同类型的中断以及随机配置产生处理中断特权模式；

缓存模块，用于在处理完中断异常后，通过对应的xret指令返回并存放不同的特权模式的指令；

检查模块，用于在插入中断的时候，屏蔽check，并且在插入随机中断后，做check的调整；

中断信号发生装置，用于与所述RTL设计模块、缓存模块及检查模块进行连接交互。

2.根据权利要求1所述的基于RISCV架构的中断验证系统，其特征在于，所述RTL设计模块同时监测RTL模块是否发生异常和是否处理完一个随机注入的中断。

3.根据权利要求1所述的基于RISCV架构的中断验证系统，其特征在于，所述不同的特权模式包括machine mode,supervisor mode和user mode；所述xret指令包括machinemode MRET、supervisor mode SRET和usre mode URET。

4.根据权利要求1所述的基于RISCV架构的中断验证系统，其特征在于，所述系统在单次中断触发中，采用两个随机计数器循环控制单次中断的高电平时间和低电平时间保持时间。

5.根据权利要求4所述的基于RISCV架构的中断验证系统，其特征在于，所述系统在多次中断触发过程中，采用一个中断间隔计数器来随机产生中断与中断之间的产生间隔。

6.根据权利要求1所述的基于RISCV架构的中断验证系统，其特征在于，所述系统在中断拉低计数过程，等待计数器触发中断拉低时刻；中断间隔拉低技术过程，等待计数器触发中断恢复拉高时刻。

7.一种基于RISCV架构的中断验证方法，所述方法被执行时，使用如权利要求1-6任一项所述的基于RISCV架构的中断验证系统，其特征在于，所述方法包括以下步骤：

Step1:检查是否有异常刷新，若有异常刷新转到step2,没有异常刷新，则转到step3；

Step2：清除中断间隔计数器及中断flag；随机拉低中断计数器及中断间隔计数器；同时根据存储的CPU状态寄存器状态，进行恢复CPU状态寄存器的值或结束本次中断处理流程；

Step3：判断是否有在飞行的随机中断，若有则判断中断是否处理完成，完成的话直接转到step2,中断如果没有完成，再次转到step6；若没有飞行中的触发中断的话，则根据中断间隔计数器是否达到触发值，结束本次中断处理流程或转到step4；

Step4：随机触发一个有效的中断编号，并记录该编号，再根据该编号的中断结合当前CPU工作模式，随机一个合理的中断异常处理特权模式，并保存当前CPU跟中断相关的中断相关的状态寄存器，设置中断flag、force响应的中断状态位和使能位；同时设置中断拉低过程的flag；

Step5：判断在处理中断拉低过程，进一步判断中断flag是否有效且达到中断拉低计数器的触发值，若不满足则中断拉低计数器++，结束本次中断处理流程；若满足则跳转到step6；判断不在处理中断拉低过程转step7；

Step6：对应的随机中断拉低，随机拉低中断计数器清0，清除随机中断拉低过程flag，设置随机中断拉低间隔flag,结束本次中断处理流程。

Step7：判断在处理中断拉低间隔过程，进一步判断中断flag是否有效且达到中断拉低间隔计数器的触发值，进而结束本次中断处理流程或转到step8，判断不在处理中断拉低间隔过程，直接结束本次中断处理流程；

Step8：对应的随机中断拉高，中断拉低间隔计数器清0，清除中断拉低间隔flag,设置随机中断拉低过程flag,结束本次中断处理流程。

8.根据权利要求7所述的基于RISCV架构的中断验证方法，其特征在于，所述方法中，判断是否有存储的CPU状态寄存器状态，若有就恢复CPU状态寄存器的值，若没有则结束本次中断处理流程。