[发明专利]集成的存储单元及存储阵列

说明书

本发明提供了一种集成的存储单元，所述存储单元包括静态随机访问存储单元；非易失性存储单元，非易失性存储单元包括第一存储晶体管和第二存储晶体管；选通单元，选通单元包括第一选通NMOS管和第二选通NMOS管，第一选通NMOS管和第二选通NMOS管用于使所述非易失性存储单元内的数据加载至所述静态随机访问存储单元，采用第一选通NMOS管和第二选通NMOS管作为非易失性存储单元的控制管，节省了存储器的总体面积，兼容非易失性存储单元的擦除、编程和读取操作，静态随机访问存储单元和非易失性存储单元之间数据转移可靠性高。本发明还提供一种存储阵列，所述存储阵列包括至少一个所述集成的存储单元。

技术领域

本发明涉及存储器技术领域，尤其涉及一种集成的存储单元及存储阵列。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是使用各种机制来存储状态的半导体存储装置。例如，SRAM可在一种配置下存储逻辑低或“0”，并且在另一配置下存储逻辑高或“1”。SRAM可被用在计算机设计中，因为其功耗、速度相对较低，并且操作简单。SRAM的一个应用是作为用于现场可编程门阵列(Field Programmable Gate Array，FPGA)的配置存储器。SRAM相比其他存储器具有更快的读写速度，但存储的数据在掉电时会丢失。而将非易失性存储器与静态随机存取存储器结合，每一个存储单元对应连接有较多的控制开关管，存储器芯片面积大，结构复杂，成本较高，数据在非易失性存储器与静态随机存取存储器的转移也不可靠。

公开号为US7164608B2的发明专利公开了一种形成在基板上的集成非易失性静态随机存取存储器电路，如图1，非易失性SRAM阵列具有在基板上以行和列布置的集成非易失性SRAM电路的阵列。每个集成的非易失性SRAM电路包括SRAM单元，第一和第二非易失性存储元件。 SRAM单元具有通信的第一和第二非易失性存储元件中的锁存存储元件，以接收并永久保持来自锁存存储元件的数字信号。功率检测电路检测电源中断和电源启动，并将电源中断和电源启动的检测传送到多个集成的非易失性SRAM电路。一旦检测到电源中断，SRAM单元就将数字信号发送到第一和第二非易失性存储元件。在检测到电源启动时，每个非易失性静态随机存取存储器的SRAM单元从第一和第二非易失性存储元件接收数字信号。但是，该发明专利的每个非易失性存储元件中均使用两个选通控制管，占用较多的存储器的面积。

因此，有必要提供一种集成的存储单元及存储阵列，以解决上述的现有技术中的问题。

发明内容

本发明的目的在于提供一种集成的存储单元及存储阵列，以解决数据在非易失性存储器与静态随机存取存储器的转移不可靠的缺陷。

为实现上述目的，本发明的所述集成的存储单元包括：

静态随机访问存储单元，所述静态随机访问存储单元包括交叉耦合连接的第一反相器和第二反相器，用于存储数据；所述第一反相器和所述第二反相器连接；所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极连接编程擦除电压端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一PMOS管的栅极连接所述第一NMOS管的栅极，所述第一NMOS管的源极接地，所述第二反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极连接所述编程擦除电压端，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二NMOS管的源极接地；所述第一PMOS管的漏极和所述第一NMOS管的漏极均连接所述第二PMOS管的栅极和所述第二NMOS管的栅极，所述第一PMOS管的栅极和第一NMOS管的栅极均连接所述第二PMOS管的漏极和所述第二NMOS管的漏极；