[发明专利]半导体装置以及其制作方法

说明书

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括III‑V族化合物半导体层、III‑V族化合物阻障层、栅极沟槽以及P型掺杂III‑V族化合物层。III‑V族化合物阻障层设置在III‑V族化合物半导体层上。栅极沟槽设置在III‑V族化合物阻障层中。P型掺杂III‑V族化合物层设置在栅极沟槽中，且P型掺杂III‑V族化合物层的上表面与III‑V族化合物阻障层的上表面大体上共平面。

技术领域

本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有III-V族化合物半导体层的半导体装置以及其制作方法。

背景技术

III-V族半导体化合物由于其半导体特性而可应用于形成许多种类的集成电路装置，例如高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。在高电子迁移率晶体管中，两种不同能带隙(band-gap)的半导体材料是结合而于结(junction)形成异质结(heterojunction)而为载流子提供通道。近年来，氮化镓(GaN)系列的材料由于拥有较宽能隙与饱和速率高的特点而适合应用于高功率与高频率产品。氮化镓系列的高电子迁移率晶体管由材料本身的压电效应产生二维电子气(2DEG)，其电子速度及密度均较高，故可用以增加切换速度。因此，如何通过对于材料、结构或/及制作方法的设计改变来进一步改良以III-V族化合物材料形成的晶体管的电性表现已成为相关领域人士的研究方向。

发明内容

本发明提供了一种半导体装置以及其制作方法，利用在III-V族化合物阻障层的沟槽中形成P型掺杂III-V族化合物层且使P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面，由此提升P型掺杂III-V族化合物层的材料品质、改善半导体装置的电性表现或/及简化相关制作工艺步骤。

本发明的一实施例提供一种半导体装置，包括一III-V族化合物半导体层、一III-V族化合物阻障层、一栅极沟槽以及一P型掺杂III-V族化合物层。III-V族化合物阻障层设置在III-V族化合物半导体层上。栅极沟槽设置在III-V族化合物阻障层中。P型掺杂III-V族化合物层设置在栅极沟槽中，且P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面。

本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一III-V族化合物半导体层上形成一III-V族化合物阻障层。在III-V族化合物阻障层中形成一栅极沟槽。在栅极沟槽中形成一P型掺杂III-V族化合物层，且P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面。

附图说明

图1为本发明第一实施例的半导体装置的示意图；

图2至图4为本发明一实施例的半导体装置的制作方法示意图，其中

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为本发明另一实施例的半导体装置的示意图；

图6为本发明另一实施例的半导体装置的制作方法示意图；

图7为本发明第二实施例的半导体装置的示意图；

图8为本发明第三实施例的半导体装置的示意图；

图9为本发明第四实施例的半导体装置的示意图；

图10为本发明第五实施例的半导体装置的示意图；

图11为本发明第六实施例的半导体装置的示意图；

图12为本发明第六实施例的半导体装置的制作方法流程示意图；

图13与图14为本发明第六实施例的半导体装置的制作方法示意图，其中图14为图13之后的状况示意图；