[发明专利]集成SBD的碳化硅器件及制备方法

说明书

本发明公开了集成SBD的碳化硅器件及制备方法，包括：N+衬底，所述N+衬底的底部设置有与N+衬底底部连接的第三金属层，所述第三金属层作为漏电极；N‑外延层，所述N+衬底的顶面连接至N‑外延层；第一金属层，所述第一金属层覆盖在N‑外延层的左侧；第二金属层，所述第二金属层覆盖在N‑外延层的右侧，且第一金属层与第二金属层表面形成肖特基接触；第一P+注入区，所述第一P+注入区连接至N‑外延层及第一金属层；第二P+注入区，所述第二P+注入区连接至N‑外延层、第一金属层及第二金属层。本发明结构新颖，构思巧妙，通过在JTE终端内部和外部分别加入P+注入区来抑制单JTE结构对剂量的敏感性，有效降低了FJ器件对JTE剂量的敏感性。

技术领域

本发明涉及碳化硅器件技术领域，具体为集成SBD的碳化硅器件及制备方法。

背景技术

以碳化硅(SiC)和氮化镓(GaN)为代表的第三代半导体材料，以其优良的材料特性成为制备高压、高温、大功率、抗辐射电力电子器件的理想材料。尤其在功率器件方面，SiC基器件展现出了远超于传统Si基器件应用潜力。相对于传统的Si基功率器件，4H-SiC功率器件可以有效缓解器件击穿电压和导通电阻的矛盾，提升系统工作温度及频率，降低系统功率损耗等。4H-SiC SBD/JBS作为最常见的4H-SiC器件，国内外的研究均取得了引人瞩目的成果。但是，在器件终端结构优化、相关可靠性问题分析及评估、突破传统结构理论极限的新结构设计等方面，还存在诸多问题，制约了4H-SiC肖特基器件性能的进一步提升和在电力电子系统中的大范围应用。因此，设计集成SBD的碳化硅器件及制备方法是很有必要的。

发明内容

针对上述情况，为克服现有技术的缺陷，本发明提供集成SBD的碳化硅器件及制备方法，本发明结构新颖，构思巧妙，通过在JTE终端内部和外部分别加入P+注入区来抑制单JTE结构对剂量的敏感性，有效降低了FJ器件对JTE剂量的敏感性。

为实现上述目的，本发明提供如下技术方案：集成SBD的碳化硅器件，包括：

N+衬底，所述N+衬底的底部设置有与N+衬底底部连接的第三金属层，所述第三金属层作为漏电极；

N-外延层，所述N+衬底的顶面连接至N-外延层；

第一金属层，所述第一金属层覆盖在N-外延层的左侧；

第二金属层，所述第二金属层覆盖在N-外延层的右侧，且第一金属层与第二金属层表面形成肖特基接触；

第一P+注入区，所述第一P+注入区连接至N-外延层及第一金属层；

第二P+注入区，所述第二P+注入区连接至N-外延层、第一金属层及第二金属层；

P-阱区，所述P-阱区连接至N-外延层、第二金属层及JTE终端；

N+注入区，所述N+注入区连接至N-外延层及第二金属层；

FJ器件，所述FJ器件等距离分布在N-外延层的内部，并连接至N-外延层。

优选的，所述N+衬底的掺杂浓度为5×10¹⁸cm^-3的碳化硅材料构成，其厚度为400μm。

优选的，所述N-外延层的掺杂浓度可以为6×10¹⁵cm^-3，其厚度为30μm。

优选的，所述第一P+注入区和第二P+注入区之间的间隔为3-4μm，所述第一P+注入区的宽度为3μm，深度为2μm。

优选的，所述FJ器件的底部距离N-外延层的底部间隔为15μm。

集成SBD的碳化硅器件的制备方法，包括如下步骤：

步骤S、在N+衬底上形成N-外延层；