[发明专利]一种提高数据交互速度的系统

说明书

本发明涉及一种提高数据交互速度的系统，通过在保持现有PCIE设备硬件技术状态不变的情况下，重新设计通道FPGA的逻辑，将硬件FIFO通道32KB固定长度改为最大32KB的可变长FIFO实现对于PCIE通道阶段的数据交互速度提高，并通过在通道FPGA及算法通道之间增加自定义并行总线实现EMIF总线阶段数据交互速度的提高。本发明提高了总线传输的速率，能够有效降低单包传输的时延，提高数据传输的带宽，大幅提升数据交互插传输性能。

技术领域

本发明属于数据传输领域，尤其是一种提高数据交互速度的系统。

背景技术

当前，为了适应高速发展的数据传输需求，基于PCIE总线设备得到了广泛应用，如图3所示：

①用户端通过网络发起数据请求服务；

②计算机主机设备网络服务软件进行协议解析和任务调度；然后通过后端的数据服务软件进行数据下发和设备调度；

③数据通过驱动程序经由PCIE总线将报文数据发送给PCIE设备的嵌入式系统；

④PCIE设备的嵌入式软件响应服务请求，将数据送入算法通道进行算法通道运算；

⑤运算结果经由PCIE总线将计算后结果返回给上层计算机主机；

⑥运算结果通过网络发送给请求发起方，完成一次完整数据流。

PCIE设备内一般采用DSP、通道FPGA、算法通道服务的架构模式，其具体数据流程为主机通过PCIE总线→通道FPGA的接口逻辑→DSP嵌入式处理器的EMIF总线→DSP嵌入式处理器RAM→算法通道，算法通道处理后数据按照该流程原路返回给主机，完成一次业务流程。PCIE接口数据通道：采用通道FPGA实现，通信方式为FIFO，FIFO长度一般定长32KB。PCIE设备内原理框图如图4所示。

如图5和图6所示，在当前技术架构下，硬件FIFO通道为32KB固定长度。经过测试、分析与评估，1KB报文数据交互时间大约为0.13ms左右。

具体数据交互时间分析如表1所示：

表1

通过以上流程分析，数据交互的速度主要包括PCIE通道阶段、EMIF总线阶段和算法通道阶段，而基于算法通道阶段已得到最大优化，如何通过PCIE通道阶段和EMIF总线阶段进一步提高数据交互速度是现在需要解决的问题。

发明内容

本发明的目的在于克服现有技术的不足，提出一种提高数据交互速度的系统，能够有效降低单包传输的时延，提高数据传输的带宽，大幅提升数据交互插传输性能。

本发明解决其技术问题是采取以下技术方案实现的：

一种提高数据交互速度的系统，包括计算机主机、PCIE总线和PCIE模块，PCIE模块包括：通道FPGA、并行总线、EMIF总线、DSP嵌入式处理器、EMIFA总线，算法通道，计算机主机通过PCIE总线连接通道FPGA，通道FPGA通过并行总线连接算法通道，通道FPGA通过EMIF总线连接DSP嵌入式处理器，DSP嵌入式处理器通过EMIFA总线连接算法通道。

而且，所述PCIE总线中包括可变长FIFO。

而且，所述可变长FIFO的具体实现方法为：在PCIE总线和局部总线构建一个专用长度寄存器DataLenReg，该寄存器具备主机和DSP嵌入式处理器同时读写能力.