[发明专利]一种寄存器时序约束灵活建模方法

说明书

本发明公开了一种寄存器时序约束灵活建模方法，首先确定寄存器的输入端过渡时间、时钟端过渡时间、输出负载电容的仿真范围，并在每种输入端过渡时间、时钟端过渡时间、输出负载电容组合下仿真得到时序约束范围，然后在此约束范围内以一定间距提取建立松弛和保持松弛并仿真得到时钟端到输出端延时。最后，利用人工神经网络建立寄存器的相互依赖的时序模型，其中时钟端到输出端延时被建模为输入端过渡时间、时钟端过渡时间、输出负载电容、建立松弛、保持松弛和输出端状态的函数。本发明中灵活的时序约束模型具有仿真开销低，预测效果精度较高的优点，对于数字集成电路的静态时序分析时序签核有重要意义。

技术领域

本发明属于电子设计自动化领域，尤其涉及一种寄存器时序约束灵活建模方法。

背景技术

在静态时序分析(STA)中，建立和保持同步时序检查是验证基于寄存器的时序电路的时序是否正确所必须的。寄存器建立时间(setup time)为在时钟翻转(对于正沿触发寄存器为0→1的翻转)之前数据输入(D)必须有效的时间，寄存器维持时间(hold time)是在时钟边沿之后数据输入必须仍然有效的时间。只有建立和保持时间都满足要求时，输入端(D)处的数据才会被复制到输出端(Q)。如果违反了这两个约束中的任意一个，则认为寄存器工作不正常，报告时序违规。

在传统的静态时序分析(STA)中，寄存器被假定工作在有恒定寄存器延时即时钟端到输出端延时T_cq的区域(即稳态区)，寄存器的假定工作点在寄存器建立松弛或保持松弛足够大时得到，此时对应的时钟端到输出端延时是寄存器在改变建立松弛和保持松弛时最小的T_cq，记为同时在保持松弛设置为足够大值时，逐渐减小建立松弛，在一般情况下，以T_cq恰好达到时的建立松弛定为建立时间；同样的，在建立松弛设置为足够大值时，逐渐减小保持松弛，在一般情况下，以T_cq恰好达到时的保持松弛定为保持时间。这种简化没有利用建立时间和保持时间之外的可行区域，忽略了建立松弛、保持松弛和寄存器延时之间的相互依赖关系，因此电路性能可能会被悲观估计。

另外，在建立松弛大于建立时间且保持松弛大于保持时间的区域内，存在着T_cq大于的区域，但是在传统的STA中，仍然假定寄存器的延时为这就带来了即使满足了时序约束但是电路还是无法正常工作的风险。

事实上，寄存器的建立松弛、保持松弛和寄存器延时之间有着相互依赖的关系。如图1所示，当建立松弛和保持松弛足够大时，寄存器时钟端到输出端的延时为寄存器最小延时。如果建立松弛和保持松弛变到足够小的话，寄存器延时会变大，直到寄存器进入亚稳态区。如果允许寄存器在建立松弛小于建立时间的区域工作，则电路的关键路径的时钟周期可以更小。即使这一级寄存器的建立松弛较小，会使这一级寄存器延时变大，但这个增加的延迟时间仅影响这一级寄存器和下一级寄存器之间的组合路径，若此组合路径延迟不大，则不会出现时序违规。

发明内容

本发明目的在于提供一种寄存器时序约束灵活建模方法,以解决传统静态时序分析方法中的由于寄存器的建立松弛、保持松弛和时钟端到输出端延时三者之间相关性被忽略进而使得电路性能被悲观估计的技术问题和减小建立灵活模型所需的仿真开销的技术问题。

为解决上述技术问题，本发明的具体技术方案如下：

一种寄存器时序约束灵活建模方法，包括以下步骤：

步骤1、在每种S_Q、T_di、T_ckj、C_Lk组合的情况下分别仿真得到建立模型的时序约束范围，其中S_Q表示寄存器输出端状态；T_di表示p种寄存器输入端的过渡时间T_d，i为整数，1≤i≤p；T_ckj表示q种寄存器时钟端的过渡时间T_ck，j为整数，1≤j≤q；C_Lk表示m种寄存器输出负载电容C_L，k为整数，1≤k≤m；