[发明专利]一种基于DWC的Turbo译码器容错方法

说明书

本发明涉及一种基于DWC的Turbo译码器容错方法，包括以下步骤：两个Turbo译码器针对相同的译码输入同时进行译码，译码结束后每个Turbo译码器输出三个信息；比较两个Turbo译码器的译码输出序列C，如果两个译码输出序列完全相同，则认为两个Turbo译码器中均无故障发生；如果两个Turbo译码器的输出序列不完全相同，则判定其中一个译码器发生了故障，此时比较两个Turbo译码器最后一次迭代的LLR绝对值之和M，判定两个LLR绝对值之和中数值更大的一个来自于无故障Turbo译码器，将其对应的译码结果作为最终的译码输出；如果相同，则继续比较最后一次迭代译码的结果与之前迭代的结果是否相同的标志信息I。

技术领域

本发明涉及一种基于DWC的Turbo译码器容错方法。

背景技术

通信是空间系统的重要因素。为了削弱噪声的不利影响，通常采用信道编码技术来提高信息传输的可靠性，但译码也成为空间平台中最复杂的模块之一。由于Turbo码具有较强的纠错能力且译码器的复杂度可接受，其已被广泛应用于地面通信系统，如3G和4G，以及卫星通信系统，如SkyTura和BMSAT。另一方面，星上处理技术(On-Board Processing，OBP)由于其灵活性与良好性能近年来被广泛用于空间通信处理平台。而SRAM型FPGA具有丰富的逻辑资源和良好的可重构性，且能够支持在线升级，是OBP平台的理想选择。但是SRAM-FPGA对宇宙辐照极为敏感，其中最常见的就是单粒子翻转(Single Event Upset,SEU)。SEU可能会引起FPGA的用户存储或配置存储中的软错误，造成电路功能或最终结果的破坏。因此，当Turbo译码器在空间平台中用SRAM型FPGA实现时，保护译码器免受SEU的干扰十分重要。

目前，针对FPGA的SEU的容错技术主要包括抗辐射加固技术、配置刷新、空间/硬件冗余等。抗辐射加固技术包括在处理平台外覆盖防护罩以及改进封装材料和SRAM存储单元的制造工艺等方法。其能屏蔽大部分辐射粒子，但是并不能完全消除辐照导致的故障。配置刷新技术利用动态部分重配置技术重新写入被SEU翻转比特的正确值。该方法可以修复SEU引起的故障，但实现较为复杂。空间/硬件冗余技术是通过冗余堆积形成备份以增强系统的可靠性。目前，针对SEU效应的最常见的硬件冗余方案是三模冗余(Triple ModuleRedundancy，TMR)。TMR是三个相同模块同时处理输入数据，通过表决器将多数相同的输出作为正确输出。三个模块中只要不同时出现两个相同的错误，就能掩蔽掉故障模块的错误，保证系统正确的输出。但是TMR的资源开销比原始电路增加了200％，不适合资源与功耗都受限的OBP平台。此外，TMR方法没有利用Turbo译码器的整体特征和自身容错能力。

另外一种能够处理SEU引起的软错误的方法是基于算法的容错，利用自身算法的特性以较低的成本实现电路保护。目前已有的保护Turbo译码器的方法有最高有效位(MostSignificant Bit，MSB)保护，控制模块的加固，以及路径度量的优化等方法。这些方法虽考虑了Turbo译码器的容错能力，但只对用户存储中的软错误有效，不能实现对译码器的整体保护。

发明内容

针对上述问题，本发明的目的是提出一种针对Turbo译码器的DWC容错方案，基于Turbo译码器的特性及SEU导致的译码故障的分析，提取出Turbo译码器内部的关键参数并据此进行故障检测，结合DWC结构，设计高效的Turbo译码器容错方案，本发明提出的针对Turbo译码器的两模冗余加比较(Duplication with Comparison，DWC)的保护方案，在保证译码器可靠性的同时降低了资源开销。为实现上述目的，本发明采取以下技术方案：

一种基于DWC的Turbo译码器容错方法，包括以下步骤：

(1)两个Turbo译码器针对相同的译码输入同时进行译码，译码结束后每个Turbo译码器输出三个信息，包括：译码输出序列C、最后一次迭代的所有信息比特的对数似然比LLR绝对值之和M、最后一次迭代译码的结果与之前迭代的结果是否相同的标志信息I，相同则I＝0，不同则I＝1；