[发明专利]像素控制电路及显示面板

权利要求书

1.一种像素控制电路，其特征在于，包括：

输出单元，所述输出单元包括第一输出控制端、第二输出控制端和控制信号输出端；

上拉单元，所述上拉单元包括第一高压输入端、第一输出端和第一晶体管，所述第一晶体管电性连接于所述第一高压输入端和所述第一输出端之间，所述第一晶体管为双栅晶体管，所述第一高压输入端电性连接高压信号线，所述第一输出端电性连接所述第一输出控制端；

下拉单元，所述下拉单元包括第二输出端、制信号输入端、第二高压输入端、第四低压输入端、第六时钟输入端、第七时钟输入端和第八时钟输入端，所述第二输出端电性连接所述第二输出控制端，所述控制信号输入端电性连接控制信号线，所述第二高压输入端电性连接所述高压信号线，所述第四低压输入端电性连接低压信号线，所述第六时钟输入端电性连接第二时钟信号线，所述第七时钟输入端和所述第八时钟输入端均电性连接第三时钟信号线。

2.根据权利要求1所述的像素控制电路，其特征在于，所述第一晶体管包括第一栅极和第二栅极，所述第一栅极和所述第二栅极均电性连接所述第二输出端。

3.根据权利要求2所述的像素控制电路，其特征在于，所述第一晶体管的源极电性连接所述第一高压输入端，所述第一晶体管的漏极电性连接所述第一输出端。

4.根据权利要求3所述的像素控制电路，其特征在于，所述下拉单元还包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电容；

所述第九晶体管的栅极和源极分别电性连接所述第六时钟输入端和所述控制信号输入端；

所述第十晶体管的栅极、源极和漏极分别电性连接所述第四低压输入端、所述第九晶体管的漏极和所述第二输出端；

所述第十一晶体管的源极电性连接所述第二高压输入端；

所述第十二晶体管的栅极、源极和漏极分别电性连接所述第八时钟输入端、所述第十一晶体管的漏极和所述第九晶体管的漏极；

所述第三电容的两极分别电性连接所述第七时钟输入端和所述第二输出端。

5.根据权利要求4所述的像素控制电路，其特征在于，所述输出单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一输出端，所述第二晶体管的源极电性连接第一时钟输入端，所述第二晶体管的漏极电性连接所述控制信号输出端；

所述第一时钟输入端电性连接第一时钟信号线。

6.根据权利要求5所述的像素控制电路，其特征在于，所述输出单元还包括第三晶体管，所述第三晶体管的栅极电性连接所述第二输出端，所述第三晶体管的源极电性连接第一低压输入端，所述第三晶体管的漏极电性连接所述控制信号输出端；

所述第一低压输入端电性连接低压信号线。

7.根据权利要求6所述的像素控制电路，其特征在于，所述上拉单元还包括第二低压输入端、第三低压输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端和第五时钟输入端；

所述第二低压输入端和所述第三低压输入端均电性连接所述低压信号线；

所述第二时钟输入端和所述第五时钟输入端均电性连接所述第二时钟信号线；

所述第三时钟输入端和所述第四时钟输入端均电性连接所述第三时钟信号线。