[发明专利]高速缓存的元数据管理

说明书

本申请是针对高速缓存的元数据管理。接口控制器可包含存储高速缓存存储器的元数据的第一阵列和第二阵列。所述接口控制器可接收与所述高速缓存存储器的行相关联的激活命令。响应于所述激活命令，所述接口控制器可将所述易失性存储器的所述行的存储信息从第一阵列传达到第一寄存器。所述接口控制器可接收与所述高速缓存存储器的所述行相关联的存取命令。响应于所述存取命令且基于所述第一寄存器中的所述存储信息，所述接口控制器可将所述行的有效性信息从第二阵列传达到所述第一寄存器或将所述行的脏信息从所述第二阵列传达到第二寄存器。

交叉引用

本专利申请要求2020年8月3日由巴拉普兰(Ballapuram)等人提交的标题为“高速缓存的元数据管理(METADATA MANAGEMENT FOR A CACHE)”的美国临时专利申请第63/060,398号的权益和优先权，所述申请转让给本受让人且明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及高速缓存的元数据管理。

背景技术

下文大体上涉及一或多个存储器系统，且更具体来说，涉及高速缓存的元数据管理。

存储器装置广泛用于将信息存储在如计算机、无线通信装置、相机、数字显示器和其类似物的各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。举例来说，二进制存储器单元可编程到两个所支持状态中的一个，通常由逻辑1或逻辑0标示。在一些实例中，单个存储器单元可支持多于两个状态，其中的任一个可存储。为了存取所存储信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫属化物存储器技术和其它。存储器单元可以是易失性或非易失性的。例如FeRAM的非易失性存储器即使在不存在外部电源的情况下仍可维持其所存储逻辑状态持续延长的时间周期。例如DRAM的易失性存储器装置在与外部电源断开连接时可能丢失其所存储状态。

发明内容

描述一种设备。所述设备可包含：易失性存储器，其配置成操作为非易失性存储器的高速缓存；和接口控制器，其与所述易失性存储器和所述非易失性存储器耦合，所述接口控制器可操作以使得所述设备：从主机装置接收激活命令；至少部分地基于与所述易失性存储器的行相关联的所述激活命令而将所述行的存储信息从阵列传达到寄存器；从所述主机装置接收与所述易失性存储器的所述行相关联的读取命令；和至少部分地基于所述寄存器中的所述存储信息来确定由所述读取命令请求的数据是否存储在所述易失性存储器的所述行中。

描述一种设备。所述设备可包含：易失性存储器，其配置成操作为非易失性存储器的高速缓存；和接口控制器，其与所述易失性存储器和所述非易失性存储器耦合，所述接口控制器可操作以使得所述设备：从主机装置接收激活命令；至少部分地基于与所述易失性存储器的行相关联的所述激活命令而将所述行的存储信息从阵列传达到寄存器；从所述主机装置接收与所述易失性存储器的所述行相关联的写入命令；和至少部分地基于所述寄存器中的所述存储信息来确定所述易失性存储器的所述行是否存储来自所述非易失性存储器的与所述写入命令相关联的地址的数据。