[发明专利]一种图像特征数据的提取方法、系统及相关装置

说明书

本申请提供一种图像特征数据的提取方法，包括：获取图像特征数据，并确定相应的并行通道数；将所述并行通道数作为所述图像特征数据的深度，增大所述图像特征数据的高度；利用FPGA的预设数量个RAM作为DDR的第一级缓存进行数据复用；在所述第一级缓存后端配置与卷积核相对应的寄存器，利用所述寄存器逐行输出所述图像特征数据。本申请能最大限度提高DDR的读写效率，实现流水线不间断数据输出，同时降低了DDR的数据读取压力，能满足后端高带宽卷积计算单元的输入需求。本申请还提供一种图像特征数据的提取系统、计算机可读存储介质和电子设备，具有上述有益效果。

技术领域

本申请涉及数据处理领域，特别涉及一种图像特征数据的提取方法、系统及相关装置。

背景技术

当前，CNN(Convolutional Neural Networks，卷积神经网络)卷积数据提取过程，主要有以下2种实现方式：

一、将图像特征数据缓存到FPGA(Field-Programmable Gate Array，现场可编程门阵列)的片外DDR(Dynamic Random Access Memory，动态随机存储器)中，每次只读取小3*3数据进行卷积，利用多次读取小范围DDR，降低FPGA存储资源压力，降低布线难度，提高后端流水线卷积乘法的速率。

因为3*3数据相当于3个3*1数据，读取一个3*3数据，需要给DDR发送3次读取和刷新命令，并且地址需要跳转，非连续地址的小段数据读写，会极大的降低DDR读写速率，一般会降低到10％以下。即使目前部分优化算法可以实现3*11数据的流水线卷积计算，但是每次读取11*3的数据，依然无法完全释放DDR的读写能力，成为系统计算速度的瓶颈。

二、将数据全部读取到FPGA中，可以在1个周期内读出任意位置的3*3数据，用于后端的卷积计算，但是FPGA的缺点是内部RAM资源非常昂贵且很小，一般很少能达到5MB大小，一个输入通道数据一般小于512*512*8bit，最多只能存入20个输入通道的数据，假设按照16通道数据进行乒乓缓存，使得FPGA中RAM资源占用过多，由于FPGA的RAM为均匀分布，造成需要大面积的串联布线，导致布线拥塞，设计实现难度极大，效率低，并且输入通道越多，该方法越不合适，不宜扩展。

发明内容

本申请的目的是提供一种图像特征数据的提取方法、提取系统、计算机可读存储介质和电子设备，能够实现高速流水线的后端多维卷积计算。

为解决上述技术问题，本申请提供一种图像特征数据的提取方法，具体技术方案如下：

获取图像特征数据，并确定相应的并行通道数；

将所述并行通道数作为所述图像特征数据的深度，增大所述图像特征数据的高度；

利用FPGA的预设数量个RAM作为DDR的第一级缓存进行数据复用；每个所述RAM保存一行横向数据；

在所述第一级缓存后端配置与卷积核相对应的寄存器，利用所述寄存器逐行输出所述图像特征数据；其中，所述图像特征数据输出一次的时间作为一个时钟周期，且从第二时钟周期开始复用上一个时钟周期中的图像特征数据。

可选的，利用FPGA的预设数量个RAM作为DDR的第一级缓存进行数据复用之前，还包括：

根据卷积核大小确定所述预设数量，所述预设数量大于所述卷积核大小。

可选的，在所述第一级缓存后端配置与卷积核相对应的寄存器之后，还包括：

基于所述寄存器和所述图像特征数据添加相应的padding。

可选的，利用所述寄存器逐行输出所述图像特征数据时，所述寄存器每次换行前，还包括：

清零所述寄存器的值，并复用所述RAM中的重复数据。