[发明专利]一种基于FPGA的DMA读操作实现方法、FPGA设备以及通信系统

说明书

本发明提供一种基于FPGA的DMA读操作实现方法、FPGA设备以及通信系统，所述方法包括：执行DMA读操作时，根据DMA读操作的有效起始地址、有效结束地址、主机配置的DMA读操作基地址以及预设地址对齐方式生成DMA读请求发送给主机，所述DMA读请求包括至少一个TLP请求包；接收主机返回的至少一个TLP完成包，根据预设排序处理位宽对各个TLP完成包进行排序处理，并删除TLP完成包中冗余的数据。本发明对于随机地址的内存，可以根据不同的接口位宽，采用不同的地址对齐方式进行数据的读取，简便了对数据的排序处理，而且在排序处理后，再进行冗余数据的删除和有效数据的重新排列，最终得到完整的有效数据；大大降低了任意内存地址数据读取的开发难度，工程结构清晰。

技术领域

本发明涉及计算机技术领域，具体的说，涉及了一种基于FPGA的DMA读操作实现方法、FPGA设备以及通信系统。

背景技术

随着异构加速日益广泛的应用，基于FPGA的加速卡的发展也日益迅速，FPGA加速卡通过PCIE接口与服务器主机连接，采用DMA的方式将需要加速的数据搬移到FPGA加速卡，处理完成后又通过DMA的方式将数据搬移到内存，在数据交互的过程中，CPU很少参与，减少了CPU的占用，提高了数据传输的效率。然而不同的应用环境、不同传输的数据和不同的内存地址需求，影响着DMA的实现难度。

由于当TLP完成包跨越RCB边界时，TLP完成包将会被拆分，且以RCB边界进行拆分，此时极易出现接收到的TLP完成包1不是排序处理位宽的整数倍，此时就需要和TLP完成包2的负载数据拼接成一个排序处理位宽才能进行排序处理，开发实现难度大。

为了解决以上存在的问题，人们一直在寻求一种理想的技术解决方案。

发明内容

本发明的目的是针对现有技术的不足，从而提供了一种基于FPGA的DMA读操作实现方法、FPGA设备以及通信系统，降低了任意内存地址数据读取的开发难度，工程结构清晰。

为了实现上述目的，本发明所采用的技术方案是：一种基于FPGA的DMA读操作实现方法，包括以下步骤：

预先根据主机配置的PCIE事务层接口位宽设定排序处理位宽和地址对齐方式，其中，排序处理位宽与所述PCIE事务层接口位宽一致，地址对齐方式为N字节对齐方式， N为所述PCIE事务层接口位宽对应的字节数；

执行DMA读操作时，根据DMA读操作的有效起始地址、有效结束地址以及主机配置的DMA读操作基地址生成DMA读请求，所述DMA读请求包括至少一个TLP请求包，其中，首个TLP请求包的起始地址和最后一个TLP请求包的结束地址均满足N字节对齐，且每个所述TLP请求包的大小均不会跨越4KB边界；

将所述DMA读请求通过PCIE内核高速传输给主机，以供主机分别对接收到的TLP请求包进行处理，形成对应的TLP完成包；每个所述TLP完成包所传递数据量不大于预设Payload值且所传递数据的地址范围不会跨越RCB边界；

接收主机通过PCIE内核高速传输的至少一个TLP完成包，根据所述排序处理位宽对各个TLP完成包进行排序处理，并根据DMA读操作的有效起始地址和/或有效结束地址删除首个TLP完成包和/或最后一个TLP完成包中冗余的数据。

基于上述，根据DMA读操作的有效起始地址、有效结束地址以及主机配置的DMA读操作基地址生成DMA读请求的具体步骤如下：

根据主机配置的DMA读操作基地址判断DMA读操作的有效起始地址和/或有效结束地址是否满足N字节对齐；

在所述有效起始地址和/或所述有效结束地址不满足N字节对齐时，记录所述有效起始地址和/或所述有效结束地址，并基于所述有效起始地址和/或所述有效结束地址进行地址补位，以使所述DMA读请求的起始地址和结束地址均满足N字节对齐；