[发明专利]FPGA CNN加速器并行度最优解的获得方法及系统

权利要求书

1.FPGA CNN加速器并行度最优解的获得方法，其特征在于：其包括以下步骤：

(1)开始；

(2)输入CNN网络结构参数和FPGA片上可用资源数；

(3)构建问题模型；

(4)列举算法约束；

(5)数据准备工作；

(6)以最小粒度遍历元组(Para_in、Para_out、ROW_out)，确定(α，β)约束下的并行度集合S_i，Para_in是输入并行度，Para_out是输出并行度，ROW_out表示ROW_in行输入特征图片段经过卷积后得到的输出特征图片段的行数，α为计算周期浮动因子，β为DSP分配浮动因子；

(7)数据粗筛：排序+局部数据清洗；

(8)数据精筛：排序+全局数据清洗；

(9)输出数据筛选后的单层并行度组合集合T_i；

(10)从第1层到第5层的嵌套循环遍历过程中，实时计算并更新跨层组合方案已经使用的DSP和BRAM个数；若计算到某一层，资源使用已经超标，则直接跳过后续所有内层循环，将该分支的跨层组合方案全部裁剪；实时更新已遍历的跨层组合中最优的max{#cycle_i}结果maxCycle，#cycle_i是单层所需周期数；在后续循环过程中，如果当前层的#cycle大于maxCycle，意味着该组合分支无法进一步优化maxCycle，停止往内层继续遍历，将该分支对应的跨层组合方案全部裁剪；

(11)结束。

2.根据权利要求1所述的FPGA CNN加速器并行度最优解的获得方法，其特征在于：所述步骤(7)中，数据粗筛共有三轮迭代过程，每轮迭代都分为排序和局部数据清洗两个步骤。

3.根据权利要求2所述的FPGA CNN加速器并行度最优解的获得方法，其特征在于：所述步骤(7)的排序为：对单层S_i集合中的元素，第一轮迭代以#cycle_i、#DSP_i、#BRAM_i优先级递减的顺序，将数据按照升序排列；第二轮迭代以#DSP_i、#cycle_i、#BRAM_i优先级递减的顺序升序排列；第三轮迭代则是以#BRAM_i、#cycle_i、#DSP_i优先级递减的顺序升序排列，#DSP_i是单层资源使用量，#BRAM_i为单层存储资源使用量。

4.根据权利要求3所述的FPGACNN加速器并行度最优解的获得方法，其特征在于：所述步骤(7)的局部数据清洗为：对于集合S_i中的元素σ_j和σ_k(j≠k)，若σ_j的#cycle、#DSP和#BRAM均不大于σ_k的相应指标，定义偏序关系KO：元素σ_k完败，被KO元素σ_j，元素σ_j完胜，KO元素σ_k；对于每轮排序完毕的单层数据，进行一次局部数据清洗，流式压缩遍历，比较相邻元素并剔除完败的；数据每经过一轮局部清洗，有序集合都满足如下条件：任意相邻的两个元素不存在KO偏序关系。