[发明专利]应用于光通信的可配置激光驱动器均衡位置的均衡电路有效
申请号: | 202110885869.9 | 申请日: | 2021-08-03 |
公开(公告)号: | CN113595948B | 公开(公告)日: | 2023-10-24 |
发明(设计)人: | 王涛;王炯明;王珲;王颖;韩君 | 申请(专利权)人: | 上海橙科微电子科技有限公司 |
主分类号: | H04L25/03 | 分类号: | H04L25/03 |
代理公司: | 上海段和段律师事务所 31334 | 代理人: | 李佳俊;郭国中 |
地址: | 200120 上海市浦东新区中国(上*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 应用于 光通信 配置 激光 驱动器 均衡 位置 电路 | ||
1.一种应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于,包括激光驱动器本体,所述激光驱动器本体包括固定时延均衡器、可配置时延均衡器和均衡数据重置模块,所述固定时延均衡器和可配置时延均衡器上均包括有并串转换器,所述均衡数据重置模块接收并行数据,所述并行数据根据相应的均衡位置由寄存器通过选通器选通得到,所述均衡数据重置模块输出多组并行数据到固定时延均衡器和可配置时延均衡器的并串转换器中,并串转换器将并行的低速数据转换成串行高速数据输出。
2.根据权利要求1所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:所述固定时延均衡器和可配置时延均衡器中的串行数据均设置有权重系数。
3.根据权利要求1所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:所述固定时延均衡器和可配置时延均衡器的并串转换器输出的串行数据在输出节点相加求和得到均衡之后的输出信号差分输出。
4.根据权利要求1所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:所述固定时延均衡器包括Pre tap、Main tap和Post1 tap,所述可配置时延均衡器包括Post2 tap和Post3 tap,所述Pre tap和Post1 tap能够根据需求设计成可配置时延均衡器或增加新的均衡器来增加可配置时延均衡器的数量。
5.根据权利要求4所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:所述均衡数据重置模块包括多个同步触发器,所述均衡数据重置模块接收的并行数据DinN-1:0N bits经过第一触发器DFF0N-1:0时延一个CLK_DIV_N的时钟周期,产生N位数据Din_delay1N-1:0;Din_delay1N-1:0经过第第二触发器DFF1N-1:0产生Din_delay2N-1:0,Din_delay1N-1:0和Din_delay2N-1:0相差N个UI。
6.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:Din_delay1N-1:0经第三触发器DFF2N-1:0同步之后并且通过异或门选通数据的极性产生Dout_preN-1:0作为Pre tap的并行数据。
7.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:Din_delay1N-2:0heDin_delay2N-1:0经过第四触发器DFF3N-1:0同步之后并且通过异或门选通数据的极性产生Dout_mainN-1:0作为Main tap的并行数据。
8.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:Din_delay1N-3:0和Din_delay2N-1,N-2经过第五触发器DFF4N-1:0同步之后并且通过异或门选通数据的极性产生Dout_post1N-1:0作为Post1 tap的并行数据。
9.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:寄存器控制信号Post2_selm-1:0做为选通信号从包括Din_delay2N-3、Din_delay2N-4、Din_delay2N-5的m位信号中选通相应的信号作为Post2 tap的bit0,从包括Din_delay2N-4、Din_delay2N-5、Din_delay2N-6的m位信号中选通相应的信号作为Post2 tap的bit1,依此类推直至选出Post2 tap的bitN-1,选通后的信号通过异或门选通数据的极性产生Dout_post2N-1:0作为Post2 tap的并行数据,所述m为本电路的均衡时延可调范围。
10.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路,其特征在于:Post3_selm-1:0做为选通信号从包括Din_delay2N-4、Din_delay2N-5、Din_delay2N-6的m位信号中选通相应的信号作为Post3tap的bit0,从包括Din_delay2N-5、Din_delay2N-6、Din_delay2N-7的m位信号中选通相应的信号作为Post3 tap的bit1,依此类推直至选出Post3 tap的bitN-1,选通后的信号通过异或门选通数据的极性产生Dout_post3N-1:0作为Post3 tap的并行数据,所述m为本电路的均衡时延可调范围。
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