[发明专利]一种PCIe信号的带宽确定方法、装置及设备

说明书

本申请公开了一种PCIe信号的带宽确定方法、装置、设备及计算机可读存储介质，通过测试得到待测传输链路的PCIe信号在经过待测传输链路的输出信号在傅里叶逆变换之后的能量谱密度达到原始信号的预设比例（依据待测传输链路的测量误差需求而定）的目标频点，以该目标频点为该待测传输链路的PCIe信号的带宽，从而实现精确的高速信号带宽选择；而为了实现对目标频点的测量，预先测试得到标准PCIe信号在模拟传输链路上的插入损耗，在确定待测传输链路的插入损耗之后选择目标模拟传输链路来模拟待测传输链路进行测试，实现了在待测传输链路设计阶段完成信号带宽选择的测试，从而实现了对PCIe信号带宽的合理选择。

技术领域

本申请涉及信号传输技术领域，特别是涉及一种PCIe信号的带宽确定方法、装置、设备及计算机可读存储介质。

背景技术

在时钟频率为 kHz或者仅有几十MHz的低速时代，电子工程师的主要精力集中在电路功能和逻辑的设计上，认为“0”“1”码流能准确无误的通过电压或者电流波形传输到接收端，并被接收端准确无误的判断出来，但随着电路工作频率的不断提升，尽管“0”“1”码流传递的信息是数字的，但承载这些信息的电压或者电流波形却是模拟的，噪声、损耗、供电的不稳定等多种因素都会使电压或电流波形发生畸变，如果畸变严重到一定程度，接收器就可能错误判断发送器输出的“0”“1”码，这就是所谓的信号完整性问题。

信号完整性问题和很多因素有关：频率提高、上升时间减小、摆幅降低、互联通道不理想、供电环境恶劣、通道之间延时不一致等都会导致信号完整性问题。但究其根源，导致信号完整性问题的根本原因主要是信号上升时间减小了：上升时间减小，信号中包含的高频成分就会越多，高频分量和通道间相互作用就可能使信号产生严重的畸变。而信号完整性研究的一个重要内容就是互联通道对信号的影响，互联通道对不同频率的信号响应不同，因此对于信号分析，我们关注的是其频域响应，实质上就是傅里叶逆变换的过程，由信号的频谱可以得到时域波形。对于理想方波信号，上升时间为0，每一个频率分量都是必须的，因此理论上理想的方波信号带宽是无穷大的，但实际工程应用中，由于信号的上升时间有限，对于某个频率分量，如果其频谱幅度足够小，以至于我们可以把它对波形的贡献忽略掉，那么我们就可以不考虑它的影响，这就是定义信号带宽的根本原因：使用有限宽度的频谱来代替无穷宽的频谱，进而在时域上得到一个对原信号可接受的近似。信号带宽与上升时间的关系也是信号完整性问题的基础和前提。

目前，业界针对不同的应用场景也存在着多个带宽选择法则，例如：五倍法则、三倍正弦波频率法则、1.8倍法则、1/3法则等。当前，在使用示波器进行高速信号完整性验证时所遵循的基本都是三倍正弦波频率法则，即示波器带宽最小需为正弦信号频率的三倍。一方面，随着无线通讯、电子信息产品的不断升级换代及信号传输的高速化、高频化发展，如在服务器、计算机、存储器等研发领域比较常用到的PCIe信号从第一代PCIe 1.0（2.5GT/s）、到第二代PCIe 2.0（5.0 GT/s）、到第三代PCIe 3.0（8.0 GT/s）、到第四代PCIe 4.0（16 GT/s）、到第五代 PCIe 5.0（32 GT/s）再到即将研发使用的PCIe 6.0（64 GT/s），速率得到了很大的提升，相应的芯片厂商的生产工艺也在不断改进，如目前主流的CPU厂商Intel芯片从Romeley Platform的32nm工艺到Grantley Platform的22nm工艺到PurleyPlatform的14nm工艺到Whitley Platform的10nm工艺再到目前的Eagalstream Platform的7nm工艺，晶体管沟道长度大大缩短，导致晶体管开关时间更短，这也意味着信号上升时间的缩短，而芯片制造厂商为了降低成本，提高产量，采用标准化的生产方法，即使是速率很低的器件也可能采用先进的生产工艺加工，这也导致了低速的信号也有较短的上升时间，如果根据工程上传统的三倍正弦波频率法则（3.5/Tr），这也意味着带宽的需求也越来越大。