[发明专利]半导体结构及其制作方法

说明书

本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构的电性能和稳定性较差的技术问题。该制作方法包括：在衬底上形成层叠的支撑层和第一介质层，支撑层和第一介质层中形成有第一沟槽；形成覆盖第一沟槽的侧壁和底部、第一介质层的顶表面的第一阻挡层；刻蚀第一阻挡层和第一介质层，形成刻蚀孔；去除暴露在刻蚀孔内的第一介质层，形成空腔；形成第二阻挡层，第二阻挡层封闭空腔顶部的刻蚀孔；去除第一沟槽内的部分第一阻挡层，以使第一沟槽暴露衬底；在第一沟槽内形成导线。通过形成空腔以寄生电容，提高半导体结构的电性能，并通过设置支撑层减少空腔的深度，从而降低半导体结构的风险，提高半导体结构的稳定性。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

随着半导体技术的发展，芯片上的半导体器件的集成度不断提高，各半导体器件之间的间距不断缩小，进而使得半导体器件中相邻的导电器件(例如导线)的间距也不断缩小。参考图1，相邻的导线80以及位于导线80之间的绝缘材料97形成寄生电容，寄生电容与绝缘材料97的介电常数成正比，与两导线80之间的距离成反比。随着导线80的间距的缩小，寄生电容不断增大，进而导致芯片上的电信号的电容电阻延迟(RC延迟)，影响芯片的工作频率。

相关技术中，通常采用低介电常数(low-k)材质的绝缘材料，以降低寄生电容。然而，低介电常数材质的绝缘材料易出现过刻蚀现象，半导体结构的电性能较差，且半导体结构的稳定性较差。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，用于降低半导体结构的寄生电容，提高半导体结构的电性能和稳定性。

为了实现上述目的，本申请实施例提供如下技术方案：

第一方面，本申请实施例提供一种半导体结构的制作方法，其包括：在衬底上形成支撑层，并在所述支撑层上形成第一介质层，所述支撑层和所述第一介质层内形成有第一沟槽，所述第一沟槽暴露所述衬底；

形成第一阻挡层，所述第一阻挡层覆盖所述第一沟槽的侧壁和底部，以及所述第一介质层的顶表面；

刻蚀所述第一阻挡层和所述第一介质层，以形成刻蚀孔；

去除暴露在所述刻蚀孔内的所述第一介质层，以形成空腔；

在所述第一阻挡层上形成第二阻挡层，所述第二阻挡层封闭所述空腔顶部的所述刻蚀孔；

去除所述第一沟槽内的部分所述第一阻挡层，以使所述第一沟槽暴露所述衬底；

在所述第一沟槽内形成导线，所述导线与所述衬底电连接。

本申请实施例提供的半导体结构的制作方法至少具有如下优点：

本申请实施例的半导体结构的制作方法中，通过在导线之间的结构中形成密闭的空腔，第一阻挡层和第二阻挡层形成空腔的顶壁和侧壁利用空气的介电常数低于第一介质层的介电常数，以减少导线之间的结构的介电常数，从而减少导线之间的寄生电容，进而提高半导体结构的电性能。此外，空腔的底部为支撑层，支撑层对其上的第一阻挡层和第二阻挡层进行支撑，在保证导线的高度的基础上，减少了空腔的深度，从而降低第一阻挡层和第二阻挡层坍塌的风险，进而提高了半导体结构的稳定性。

如上所述的半导体结构的制作方法中，通过干法刻蚀或者湿法刻蚀去除暴露在所述刻蚀孔内的所述第一介质层。

如上所述的半导体结构的制作方法中，所述第一介质层为氧化硅层，所述支撑层为氮化硅层或者氮氧化硅层，所述第一介质层的厚度与所述支撑层的厚度的比值大于或者等于2。

如上所述的半导体结构的制作方法中，所述刻蚀孔的孔底位于所述支撑层中。