[发明专利]非挥发性存储器的存储单元

说明书

本发明公开一种非挥发性存储器的存储单元，包括一存储元件。存储元件为一晶体管，且存储元件具有不对称的间隙壁。在存储元件中，较宽间隙壁的下方具有较长的沟道。当存储元件进行编程动作时，将有更多的载流子(carrier)经由较长沟道注入间隙壁的电荷抓取层。因此，本发明的存储单元可更有效率的进行编程动作，并缩短编程动作的时间。

技术领域

本发明涉及一种非挥发性存储器的存储单元，且特别是涉及一种非挥发性存储器的存储单元中具有不对称间隙壁(spacer)的存储元件(memory device)。

背景技术

请参照图1，其所绘示为现有运用于非挥发性存储器的存储元件示意图。该存储元件披露于美国专利US 7,551,494。存储元件10为一P沟道晶体管(P-channel transistor)。

如图1所示，存储元件10制作于隔离结构15之间，隔离结构15为浅沟槽隔离结构(shallow trench isolation structure，简称STI)。存储元件10包括：N型阱区(N wellregion)11、控制栅极层(gate layer)18、栅极介电层(gate dielectric layer)16、氧-氮-氧间隙壁(ONO spacer)20、P型源极掺杂区(P+source doped region)12与P型漏极掺杂区(P+drain doped region)14。

栅极介电层16与控制栅极层18堆叠于N型阱区11表面上方。再者，氧-氮-氧间隙壁20围绕于栅极介电层16与控制栅极层18的侧壁(side wall)。在N型阱区11表面下方，P型源极掺杂区12位于氧-氮-氧间隙壁20的一侧，而P型漏极掺杂区14位于氧-氮-氧间隙壁20的另一侧。换句话说，栅极介电层16、控制栅极层18与氧-氮-氧间隙壁20位于P型源极掺杂区12与P型漏极掺杂区14之间的N型阱区11表面上方。

在N型阱区11表面下方，P型源极掺杂区12与P型漏极掺杂区14之间为沟道区域(channel region)。沟道区域包括：第一沟道(first channel)19、第二沟道(secondchannel)29与第三沟道(third channel)39。第一沟道19、第二沟道29与第三沟道39的沟道长度(channel length)分别为L1、L2与L3。第一沟道19位于控制栅极层18正下方，第二沟道29位于P型漏极掺杂区14与第一沟道19之间，第三沟道39位于第一沟道19与P型源极掺杂区12之间。

再者，氧-氮-氧间隙壁20包括：氧化硅层(silicon oxide layer)22、氮化硅层(silicon nitride layer)24与氧化硅层26。氧化硅层22接触于栅极介电层16与控制栅极层18的侧壁，且氧化硅层22接触于N型阱区11表面并延伸至P型源极掺杂区12与P型漏极掺杂区14。再者，氮化硅层24覆盖于氧化硅层22上，且氧化硅层26覆盖于氮化硅层24上。基本上，氮化硅层24为电荷抓取层(charge-trapping layer)。

请参照图2，其所绘示为现有存储元件进行编程动作(program operation)的偏压示意图。对存储元件10进行编程动作时，P型漏极掺杂区14接收漏极电压V_D，P型源极掺杂区12为浮接(floating)，N型阱区11接收接地电压(亦即，V_NW＝0V)，控制栅极层18接收栅极电压V_G。举例来说，漏极电压V_D＝-3V～-5V，栅极电压V_G＝0V～2V。在上述的偏压条件下，控制栅极层18下方的第一沟道19会被关闭(turn off)。再者，N型阱区11与P型漏极掺杂区14之间的结(junction)会产生电子空穴对(electron-hole pairs)，并发生带间热电子注入效应(band-to-band hot electron injection，简称BBHE效应)，使得电子由第二沟道29注入漏极侧(drain side)的氮化硅层24中。