[发明专利]脉冲多普勒雷达多目标回波中频信号模拟系统及方法在审

专利信息
申请号: 202110924711.8 申请日: 2021-08-12
公开(公告)号: CN113433519A 公开(公告)日: 2021-09-24
发明(设计)人: 龙璐岚;张宗昌;臧博;李林;姬红兵;张文博;李登魁;吴枭 申请(专利权)人: 西安电子科技大学
主分类号: G01S7/40 分类号: G01S7/40
代理公司: 陕西电子工业专利中心 61205 代理人: 程晓霞;王品华
地址: 710071*** 国省代码: 陕西;61
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摘要:
搜索关键词: 脉冲 多普勒 雷达 多目标 回波 中频 信号 模拟 系统 方法
【权利要求书】:

1.一种脉冲多普勒雷达多目标中频回波信号模拟系统,其特征在于,包括噪声产生模块、调频脉冲回波产生模块和顶层输出模块;噪声产生模块的输出连接至顶层输出模块的输入端,调频脉冲回波产生模块的输出也连接至顶层输出模块的输入端,顶层输出模块的输出为模拟系统的输出,输出信号为脉冲多普勒雷达多目标中频回波信号;其中:

所述噪声产生模块用于产生频带限制的高斯白噪声,高斯白噪声的频带限制范围和幅值可调整;

所述调频脉冲回波产生模块用于产生单个或多个目标的调频脉冲回波信号,各个目标的调频脉冲信号的延迟时间、多普勒速度和幅度参数均可调整;

所述顶层输出模块用于将噪声和调频脉冲回波信号加和并去除直流分量,产生最终所需的脉冲多普勒雷达多目标中频回波信号。

2.根据权利要求1所述的脉冲多普勒雷达多目标中频回波信号模拟系统,其特征在于,所述噪声产生模块,噪声产生模块的内部构成均称为噪声产生模块的子单元,按照信号传输方向依次连接有线性反馈移位寄存器、数据存储器、噪声数据乘法器、带通滤波器和噪声幅度控制器,其中数据存储器为并接的余弦函数数据存储器和对数函数数据存储器;噪声幅度控制器输出是频带限制的高斯白噪声;

所述的线性反馈移位寄存器,用于产生伪随机码,该伪随机码将作为余弦函数数据存储器和对数函数数据存储器的输入地址;

所述的余弦函数数据存储器,用于存储余弦函数单周期内的量化数据,输入特定地址码将输出该地址对应的存储数据;

所述的对数函数数据存储器,用于存储根号下自然对数函数的相反数在自变量取值为(0,1]内的量化数据,输入特定地址码将输出该地址对应的存储数据;

所述的噪声数据乘法器,用于对余弦函数数据存储器和对数函数数据存储器的输出数据进行有符号数相乘;

所述的带通滤波器,用于对乘法器的输出数据进行频带限制,带通滤波器通过FIR滤波器实现,其上限和下限截止频率可参数化设置,模拟雷达接收机的带通滤波作用,从而产生窄带白噪声信号;

所述的噪声幅度控制器,用于对带通滤波器的输出数据进行数值放大或缩小,通过算术移位寄存器的移位操作实现,其输出作为噪声产生模块的最终输出,即高斯白噪声。

3.根据权利要求1所述的脉冲多普勒雷达多目标中频回波信号模拟系统,其特征在于,所述调频脉冲回波产生模块,包含一个或多个单目标调频脉冲回波产生模块,产生一个或多个单目标调频脉冲回波信号,单目标调频脉冲回波产生模块的内部构成均称为单目标调频脉冲回波产生模块的子单元,其中单目标调频脉冲回波产生模块包括地址累加器、余弦函数数据存储器、正弦函数数据存储器、线性调频信号实部数据存储器、线性调频信号虚部数据存储器、实部乘法器、虚部乘法器、减法器、调频幅度控制器;地址累加器的输出同步连接至线性调频信号实部数据存储器、余弦函数数据存储器、线性调频信号虚部数据存储器、正弦函数数据存储器,其中线性调频信号实部数据存储器和余弦函数数据存储器的输出同步连接至实部乘法器,线性调频信号虚部数据存储器和正弦函数数据存储器的输出同步连接至虚部乘法器,实部乘法器和虚部乘法器的输出均连接至减法器,减法器输出连接至调频幅度控制器,其输出是单目标调频脉冲回波信号;单目标调频脉冲回波产生模块输出为单目标调频脉冲回波信号,若需要产生多目标调频脉冲回波信号,如n个目标调频脉冲回波信号,则n次例化声明单目标调频脉冲回波产生模块,n个单目标调频脉冲回波产生模块的同步输出作为调频脉冲回波产生模块的输出,均连接至顶层输出模块的加法器输入端。

单目标调频脉冲回波产生模块,在模拟信号产生过程中,地址累加器分别产生四路数据存储器所需的地址码,其中线性调频信号实部数据存储器和余弦函数数据存储器的输出分别连接至实部乘法器,线性调频信号虚部数据存储器和正弦函数数据存储器的输出分别连接至虚部乘法器,实部乘法器输出和虚部乘法器输出均连接至减法器,减法器输出连接至调频幅度控制器,形成单路调频脉冲回波信号;依次类推,相同结构并行排列的单目标调频脉冲回波产生模块产生多路调频脉冲回波信号,当调频脉冲回波产生模块为多路调频脉冲回波信号时,多路调频脉冲回波信号输出共同作为调频脉冲回波产生模块的输出,连接至调频脉冲顶层输出模块的输入端。

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