[发明专利]非易失性半导体存储装置及其动作方法

说明书

实施方式提供非易失性半导体存储装置，其基于多值数据，将包含坏区块的非选择区块设为能够使用，从而提高了存储单元阵列的良品率。实施方式的非易失性半导体存储装置具备存储单元阵列和行解码器，存储单元阵列具有多个选择区块与多个非选择区块，行解码器具有对选择区块或者非选择区块进行切换的区块解码器。区块解码器基于多值数据，在判断为是坏区块的情况下，切换为非选择区块，在判断为不是坏区块的情况下，切换为选择区块。此外，区块解码器具备坏区块标志电路，该坏区块标志电路具有存储多值数据的多个锁存电路。

相关申请

本申请享受以日本专利申请2021-022542号(申请日：2021年2月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及非易失性半导体存储装置及其动作方法。

背景技术

作为非易失性半导体存储装置，已知有NAND闪存。已知NAND闪存在存在坏区块的情况下，阻止对应的逻辑区块所属的字线的驱动。

发明内容

本发明所要解决的课题是提供非易失性半导体存储装置，其基于多值数据，使包含坏区块的非选择区块能够使用，从而提高存储单元阵列的良品率。

实施方式的非易失性半导体存储装置具备：具有多个选择区块与多个非选择区块的存储单元阵列、以及具有对选择区块或者非选择区块进行切换的区块解码器的行解码器。区块解码器具备坏区块标志电路，该坏区块标志电路具有存储多值数据的多个锁存电路。区块解码器基于多值数据，在判断为是坏区块的情况下，切换为非选择区块，在判断为不是坏区块的情况下，切换为选择区块。

附图说明

图1是表示应用了实施方式的非易失性半导体存储装置的存储系统的区块构成例的图。

图2是表示实施方式的非易失性半导体存储装置的区块构成例的图。

图3是表示实施方式的存储单元阵列的电路构成例的图。

图4是表示实施方式的存储单元阵列的剖面构造例的图。

图5是表示实施方式的行解码器的区块构成例的图。

图6是表示实施方式的区块解码器的电路构成例的图。

图7是表示第一实施方式的坏区块标志电路的电路构成例的图。

图8A是表示第一实施方式的MLC(四值)以及SLC(二值)的单元测试的动作例的流程图。(其1)

图8B是表示第一实施方式的MLC(四值)以及SLC(二值)的单元测试的动作例的流程图。(其2)

图9是表示四值型存储单元的单元分布与阈值的关系的概略图。

图10是表示第一实施方式的坏区块地址映射的表格示例的图。

图11是表示第一实施方式的坏区块标志信息与判定的关系例的图。

图12是表示第一实施方式的加电复位处理的动作例的流程图。

图13是表示第一实施方式的SLC(二值)缓冲器的动作例的流程图。

图14是表示第二实施方式的坏区块标志电路的电路构成例的图。

图15A是表示第二实施方式的TLC(八值)、TLC(八值)tPROG以及SLC(二值)的单元测试的动作例的流程图。(其1)

图15B是表示第二实施方式的TLC(八值)、TLC(八值)tPROG以及SLC(二值)的单元测试的动作例的流程图。(其2)

图16是表示八值型存储单元的单元分布与阈值的关系的概略图。