[发明专利]刷新地址计数电路及方法、刷新地址读写电路、电子设备

说明书

本公开是关于一种刷新地址计数电路、刷新地址计数方法、刷新地址读写电路及电子设备，涉及集成电路技术领域。该刷新地址计数电路包括：自振荡时钟产生模块，用于在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；自振荡屏蔽模块，用于在预设刷新命令下，产生自振荡屏蔽信号；刷新地址计数模块，用于根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。本公开提供了一种适用于DDR5的刷新地址计数电路。

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种刷新地址计数电路、刷新地址计数方法、刷新地址读写电路及电子设备。

背景技术

第五代双倍速率同步动态随机存取存储器(Double Data Rate fifth-generation Synchronous Dynamic Random-Access Memory，DDR5 SDRAM)是一种高带宽电脑存储器。

DDR5中通常包含两种类型的刷新命令：全阵列刷新命令和单阵列刷新命令。在单阵列刷新命令下，每次只刷新一个阵列，在全阵列刷新命令下，每次会刷新所有阵列。因此，导致对具体的刷新次数的计数方式也不同。

现有的适用于一种类型刷新命令的刷新方式无法满足DDR5的刷新方式，因此，确定一种适用于DDR5的统一的计数电路成为现有亟待解决的问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种刷新地址计数电路、刷新地址计数方法、刷新地址读写电路及电子设备，以提供一种适用于DDR5的刷新地址计数电路。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本公开的第一方面，提供一种刷新地址计数电路，所述电路包括：

自振荡时钟产生模块，用于在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；

自振荡屏蔽模块，用于在预设刷新命令下，产生自振荡屏蔽信号；

刷新地址计数模块，用于根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。

在本公开的一些实施例中，所述预设刷新命令包括：单阵列刷新命令、全阵列刷新命令或自刷新命令。

在本公开的一些实施例中，所述自振荡屏蔽信号包括：屏蔽子信号和非屏蔽子信号；其中，

所述屏蔽子信号用于屏蔽所述自振荡时钟信号，所述非屏蔽子信号用于不屏蔽所述自振荡时钟信号。

在本公开的一些实施例中，所述自振荡屏蔽模块包括：全阵列刷新屏蔽子模块和单阵列刷新屏蔽子模块；其中，

所述全阵列刷新屏蔽子模块用于在正常刷新模式下，接收到全阵列刷新命令时，在当前刷新地址的最低位是奇数的情况下，产生所述屏蔽子信号；

所述单阵列刷新屏蔽子模块用于在接收到单阵列刷新命令时，在全阵列刷新完之前，产生所述屏蔽子信号。

在本公开的一些实施例中，所述全阵列刷新屏蔽子模块，还用于在正常刷新模式下，接收到全阵列刷新命令时，在当前刷新地址的最低位是偶数的情况下，产生所述非屏蔽子信号。

在本公开的一些实施例中，所述全阵列刷新屏蔽子模块，还用于在产生系统重置信号或者接收到下一个刷新周期内的周期刷新命令的情况下，关闭所述屏蔽子信号，产生所述非屏蔽子信号。

在本公开的一些实施例中，所述全阵列刷新屏蔽子模块包括：第一或非门、第一与非门、第一锁存器和第一非门；其中，