[发明专利]半导体结构及其制作方法

说明书

本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构的电学性能的可靠性差的技术问题，该半导体结构的制作方法包括：提供基底；基底包括依次相邻设置的第一N区、第一P区、第二N区和第二P区；在基底上依次层叠设置的栅介质层、第一阻挡层、第一功函数层和第二阻挡层；在第一P区和第二P区的第二阻挡层上形成掩膜层；以掩膜层为掩膜，采用第一刻蚀工艺去除第一N区和第二N区的第二阻挡层，以暴露第一N区和第二N区的第一功函数层；采用第二刻蚀工艺，去除第一N区和第二N区的第一功函数层和第一阻挡层，以暴露第一N区和第二N区的栅介质层，用于提高半导体结构的电学性能的可靠性。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属(metal)- 氧化物(oxide)-半导体(semiconductor)场效应晶体管(简称MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的栅极长度不断缩小，使得栅介质层的厚度也要随之减小，以改善短沟道效应。传统的栅介质层的材料为二氧化硅，在厚度小到一定程度时，就会出现明显的遂穿漏电问题。

相关技术中，采用高介电常数(高k)栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应，从而较小半导体结构的漏电流。

然而，相关技术形成的半导体结构的电学性能的可靠性差。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，能够提高半导体结构的电学性能的可靠性。

为了实现上述目的，本申请实施例提供如下技术方案：

第一方面，本申请实施例提供一种半导体结构的制作方法，其包括：提供基底；所述基底包括第一N型器件的第一N区、第一P型器件的第一P区、第二N型器件的第二N区以及第二P型器件的第二P区，其中，所述第一P区和所述第一N区及所述第二N区相邻，所述第二N区和所述第一P区及所述第二P区相邻；在所述基底上依次形成栅介质层、位于所述栅介质层上的第一阻挡层、位于所述第一阻挡层上的第一功函数层和位于所述第一功函数层上的第二阻挡层；在所述第一P区和所述第二P区的所述第二阻挡层上形成掩膜层；以所述掩膜层为掩膜，采用第一刻蚀工艺去除所述第一N区和所述第二N区的所述第二阻挡层，以暴露所述第一N区和所述第二N区的第一功函数层；采用第二刻蚀工艺，去除所述第一N区和所述第二N区的所述第一功函数层和所述第一阻挡层，以暴露所述第一N区和所述第二N区的所述栅介质层。

与相关技术相比，本申请实施例提供的半导体结构的制作方法，至少具有如下优点：

本申请实施例提供的半导体结构的制作方法中，采用第一刻蚀工艺去除第一N区和第二N区的第二阻挡层，以暴露第一N区和第二N区的第一功函数层；采用第二刻蚀工艺，去除第一N区和所述第二N区的第一功函数层和第一阻挡层，以暴露第一N区和第二N区的栅介质层，这样，可以避免单一的刻蚀工艺时间较长的问题，以改善第一P区和第二P区的侧壁轮廓过刻蚀的问题，从而提高半导体结构的电学性能的可靠性。

第二方面，本申请实施例还提供一种半导体结构，利用第一方面半导体结构的制作方法形成，半导体结构包括基底和设置在基底上的栅介质层；基底包括第一N型器件的第一N区、第一P型器件的第一P区、第二N 型器件的第二N区以及第二P型器件的第二P区，其中，所述第一P区和所述第一N区及所述第二N区相邻，所述第二N区和所述第一P区及所述第二P区相邻；所述第一P区和所述第二P区的所述栅介质层上依次层叠设置有第一阻挡层、第一功函数层、第二阻挡层。

本申请实施例提供的半导体结构的有益效果与第一方面提供的半导体结构的制作方法的有益效果相同，在此不再赘述。