[发明专利]具有电介质或导电脊的叉片式晶体管

说明书

本文中公开的实施例包括具有电介质或导电脊的叉片式晶体管器件。例如，集成电路结构包括电介质脊。第一晶体管器件包括与电介质脊的第一边缘间隔开的半导体沟道的第一垂直堆叠。第二晶体管器件包括与电介质脊的第二边缘间隔开的半导体沟道的第二垂直堆叠。N型栅极结构处于半导体沟道的第一垂直堆叠上，N型栅极结构的一部分横向地处于电介质脊的第一边缘与半导体沟道的第一垂直堆叠之间并且与它们接触。P型栅极结构处于半导体沟道的第二垂直堆叠上，P型栅极结构的一部分横向地处于电介质脊的第二边缘与半导体沟道的第二垂直堆叠之间并且与它们接触。

技术领域

本公开的实施例涉及集成电路结构，并且更特别地，涉及用于在集成电路中使用的叉片式晶体管（forksheet transistor）。

背景技术

在过去的几十年内，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放到越来越小的特征使得能够实现半导体芯片的有限真实空间（real estate）上的增加的功能单元密度。例如，缩小晶体管大小允许在芯片上并入增加数量的存储器或逻辑器件，从而有助于制造具有增加能力的产品。然而，对越来越多能力的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，随着器件尺寸继续缩小，诸如三栅极晶体管之类的多栅极晶体管变得更加普遍。在常规过程中，三栅极晶体管通常被制造在块状硅衬底或绝缘体上硅衬底上。在一些实例中，块状硅衬底是优选的，这是由于它们的成本较低并且因为它们能够实现不太复杂的三栅极制造过程。在另一个方面，随着微电子器件尺寸缩放到10纳米（nm）以下，维持迁移率改进和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改进的短沟道控制。

然而，对多栅极和纳米线晶体管进行缩放并非没有后果。随着微电子电路的这些基本构造块的尺寸减小，以及随着在给定区域中制造的基本构造块的纯粹数量增加，对用于将这些构造块图案化的平版印刷过程的约束已经变得是压倒性的。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与这些特征之间的间距（spacing）之间可能存在折衷。

附图说明

图1A是根据实施例的叉片式晶体管的透视图图示。

图1B是根据实施例的跨半导体沟道的叉片式晶体管的截面图示。

图2图示了根据本公开的实施例的包括具有电介质脊的叉片式晶体管的集成电路结构的截面图。

图3图示了根据本公开的另一个实施例的包括具有电介质脊的叉片式晶体管的另一个集成电路结构的截面图。

图4图示了根据本公开的实施例的表示用于制造包括具有电介质脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。

图5图示了根据本公开的实施例的表示用于制造包括具有电介质脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。

图6图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。

图7图示了根据本公开的实施例的表示包括具有导电脊的叉片式晶体管的集成电路结构的各种架构的平面图。

图8A图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。

图8B图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。

图9图示了根据本公开的实施例的一个实现方式的计算器件。

图10是实现本公开的一个或多个实施例的中介层。

具体实施方式