[发明专利]一种共模电压可调心电信号采集前端电路

权利要求书

1.一种共模电压可调心电信号采集前端电路，其特征在于：包括低噪声放大器LNA、可变增益放大器PGA、输出共模电压可调低通滤波器电路LPF、第五电容C5和第六电容C6；

所述低噪声放大器LNA正相输入端连至正相输入信号VIP，负相输入端连至负相输入信号VIN；其负相输出端连至可变增益放大器PGA的负相输入端，正相输出端连至可变增益放大器PGA的正相输入端；低噪声放大器LNA是用来对生物电极采集的心电信号进行放大，并将其直流失调以及噪声进行滤除，从而得到初步处理的放大心电信号；

具体的，所述低噪声放大器LNA包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一伪电阻Pre_RES_1、第二伪电阻Pre_RES_2、第一斩波开关CH1、第二斩波开关CH2和电容反馈仪表放大器CFIA；

第一电容C1下极板作为负相输入端，其上极板连接第三电容C3的上极板，同时连接第一伪电阻Pre_RES_1的B端和第一斩波开关CH1的正相输入端；

第二电容C2下极板作为正相输入端，其上极板连接第四电容C4的上极板，同时连接第二伪电阻Pre_RES_2的B端和第一斩波开关CH1的负相输入端；

第一伪电阻Pre_RES_1和第二伪电阻Pre_RES_2的A端均接外部输入共模信号VCM；第三电容C3下极板连第二斩波开关CH2的正相输出端；第四电容C4下极板连第二斩波开关CH2的负相输出端；

第一斩波开关CH1的正相输出端连至电容反馈仪表放大器CFIA的负相输入端，第一斩波开关CH1的负相输出端连至电容反馈仪表放大器CFIA的正相输入端；电容反馈仪表放大器CFIA的正相输出端连至第二斩波开关CH2的正相输入端，负相输出端连至第二斩波开关CH2的负相输入端；

第二斩波开关CH2的正相输出端作为低噪声放大器LNA的正相输出端，与可变增益放大器PGA正相输入端相连；第二斩波开关CH2的负相输出端作为低噪声放大器LNA的负相输出端，与可变增益放大器PGA负相输入端相连；

所述可变增益放大器PGA的正相输出端接低通滤波器电路LPF的正相输入端，可变增益放大器PGA的负相输出端接低通滤波器电路LPF的负相输入端；

所述第五电容C5的上极板接低通滤波器电路LPF正相输出端，同时也作为整个电路架构的正相输出，第五电容C5的下极板接至电源地信号AGND；

所述第六电容C6的上极板接低通滤波器电路LPF负相输出端，同时也作为整个电路架构的负相输出，第六电容C6的下极板接至电源地信号AGND；

所述低通滤波器电路LPF包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第七电容C7、第八电容C8、第九电容C9、第十电容C10和运算放大器OP；

第一电阻R1、第二电阻R2的输入端分别依次作为低通滤波器LPF的负相、正相输入端，第一电阻R1输出端接至第三电阻R3输入端，同时接至第一NMOS管NM1的漏端和第三NMOS管NM3的漏端；第二电阻R2输出端接至第四电阻R4输入端，同时接至第二NMOS管NM2的漏端和第四NMOS管NM4的漏端；

第一NMOS管NM1和第二NMOS管NM2的栅端均接至电源电压AVDD，第一NMOS管NM1和第二NMOS管NM2的源端均接外部的低通滤波器输入共模电压信号VREF；

第三NMOS管NM3和第四NMOS管NM4的栅端接外部输入控制电压信号VC，VC为低电平时，第三NMOS管NM3和第四NMOS管NM4工作在截止状态，低通滤波器输入共模电压VREF无法通过NM3和NM4导通至运算放大器中，低通滤波器处于关断状态；VC大小等于VREF时，第三NMOS管NM3和第四NMOS管NM4工作在亚阈区，低通滤波器处于正常工作状态；第三NMOS管NM3的源端接至第五NMOS管NM5和第六NMOS管NM6的源端，同时接至运算放大器的负相输入端；第四NMOS管NM4的源端接至第七NMOS管NM7和第八NMOS管NM8的源端，同时接至运算放大器的正相输入端；

第五NMOS管NM5漏端接至第七电容C7的上极板和第一PMOS管PM1的漏端，第八NMOS管NM8漏端接至第十电容C10的上极板和第二PMOS管PM2的漏端；第一PMOS管PM1、第二PMOS管PM2、第五NMOS管NM5和第八NMOS管NM8的栅端均接至输入控制开关信号S2；第六NMOS管NM6和第七NMOS管NM7的栅端均接至输入控制开关信号S1；第六NMOS管NM6的漏端接至第八电容C8的上极板，第七NMOS管NM7的漏端接至第九电容C9的上极板，第一PMOS管PM1、第二PMOS管PM2的源端接至电源信号AVDD；

第三电阻R3的输出端、第七电容C7和八电容C8的下极板和运算放大器OP正相输出端连通，并作为滤波器正相输出端VOP；第四电阻R4的输出端、第九电容C9和第十电容C10的下极板和运算放大器OP负相输出端连通，并作为滤波器负相输出端VON；其中，所有的NMOS管衬底接至电源地信号AGND，PMOS管衬底接至电源信号AVDD；

当S1为低电平时，第六NMOS管NM6和第七NMOS管NM7工作在截止区，第八电容C8和第九电容C9处于断开状态；当S1为高电平时，第六NMOS管NM6和第七NMOS管NM7工作在线性区，第八电容C8和第九电容C9处于接通状态；

当S2为低电平时，第五NMOS管NM5和第八NMOS管NM8工作在截止区，第一PMOS管PM1和第二PMOS管PM2工作在线性区，第七电容C7和第十电容C10上极板接至电源信号AVDD；当S2为高电平时，第五NMOS管NM5和第八NMOS管NM8工作在线性区，第一PMOS管PM1和第二PMOS管PM2工作在截止区，第七电容C7和第十电容C10正常接通；

通过S1和S2的调控以改变第七电容C7和第八电容C8的开断连接状态，从而改变跨接在运算放大器OP输入输出间的电容大小；第九电容C9和第十电容C10同理；

所述运算放大器OP的共模负反馈模块电路具体为：包括第三PMOS管PM3、第四PMOS管PM4、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第三伪电阻Pre_RES_3、第四伪电阻Pre_RES_4、第十一电容C11和第十二电容C12；

第九NMOS管NM9、第十NMOS管NM10为共模负反馈结构的输入对管；第九NMOS管NM9、第十NMOS管NM10的源端连至第十一NMOS管NM11的漏端，第九NMOS管NM9的栅端连至第三伪电阻Pre_RES_3和第四伪电阻Pre_RES_4的B端以及第十一电容C11和第十二电容C12的上极板，第九NMOS管NM9的漏端连至第三PMOS管PM3的栅端和漏端，并作为共模反馈点Vcmfb反馈至运算放大器中，第三伪电阻Pre_RES_3的A端、第十一电容C11的下极板与运算放大器OP的正相输出端相连，第四伪电阻Pre_RES_4的A端、第十二电容C12的下极板与运算放大器OP的负相输出端相连，第十NMOS管NM10的栅端连至直流输出共模电压控制信号VREFO；第十NMOS管NM10的漏端连至第四PMOS管PM4的栅端和漏端；第十一NMOS管NM11的栅端连至偏置电压VB1，第十一NMOS管NM11的源端连至电源地电位信号AGND；第三PMOS管PM3和第四PMOS管PM4的源端连至电源信号AVDD；其中，所有NMOS管的衬底均接至电源地信号AGND，PMOS管衬底均接至高电源信号AVDD；

所述输入对管第九NMOS管NM9和第十NMOS管NM10采用无阈值电压的MOS管，且第十NMOS管NM10的漏端电压大于第十一NMOS管NM11的过驱动电压，以使得第九NMOS管NM9和第十NMOS管NM10工作在饱和区，从而通过外部调整电压信号VREFO的电压值与所需输出共模电压信号的值相等，以使得输出的共模电压反馈至预期。