[发明专利]半导体电路的制备方法

权利要求书

1.一种半导体电路的制备方法，其特征在于，包括以下步骤：

提供一电路基板；

在所述电路基板的第一侧面上制备绝缘层；

在所述绝缘层上形成电路层；

在所述电路层的相应位置配设电路元件和多个引脚，且多个所述引脚的第一端分别通过金属线与所述电路层连接；其中多个所述引脚基于特定形状结构进行制备得到，多个所述引脚的第二端通过连筋相互连接；

对设置有所述电路元件、多个所述引脚的所述电路基板通过封装模具进行注塑以形成密封本体，其中所述密封本体包覆所述电路基板的至少设置电路元件的一面，且多个所述引脚的第二端从所述密封本体表面露出；

将连接多个所述引脚的第二端的所述连筋切除，以使各所述引脚的第二端互不相连，得到待测半导体电路；

通过测试设备对所述待测半导体电路进行参数测试，并根据参数测试的结果，若测试合格，则将测试合格的待测半导体电路的各所述引脚基于预设引脚形状进行折弯成型，得到合格的半导体电路。

2.根据权利要求1所述的半导体电路的制备方法，其特征在于，所述将连接多个所述引脚的第二端的所述连筋切除步骤还包括：

对多个所述引脚的第二端进行整齐切除，切除连接多个所述引脚的第二端的所述连筋和多余引线，以使切除后的多个所述引脚的第二端相互齐平。

3.根据权利要求2所述的半导体电路的制备方法，其特征在于，各所述引脚划分为多个低压引脚和多个高压引脚；所述将连接多个所述引脚的第二端的所述连筋切除步骤还包括：

对多个所述低压引脚的第二端进行整齐切除，切除连接多个所述低压引脚的第二端的所述连筋和多余引线，以使切除后的多个所述低压引脚的第二端相互齐平；

对多个所述高压引脚的第二端进行整齐切除，切除连接多个所述高压引脚的第二端的所述连筋和多余引线，以使切除后的多个所述高压引脚的第二端相互齐平；其中所述高压引脚的第二端与相应所述密封本体表面之间的距离大于所述低压引脚的第二端与相应所述密封本体表面之间的距离。

4.根据权利要求1所述的半导体电路的制备方法，其特征在于，所述通过测试设备对所述待测半导体电路进行参数测试之后包括：

根据参数测试的结果，若测试不合格，则将测试不合格的待测半导体电路判定为不合格品。

5.根据权利要求4所述的半导体电路的制备方法，其特征在于，所述通过测试设备对所述待测半导体电路进行参数测试的步骤包括：

对所述待测半导体电路进行电性参数测试，并根据电性参数测试的结果，若电性参数测试合格，则对电性参数测试合格的待测半导体电路进行下一步参数测试；

对所述电性参数测试合格的待测半导体进行外观参数测试，并根据外观参数测试的结果，若外观参数测试合格，则对外观参数合格的待测半导体电路进行下一步的引脚折弯成型步骤。

6.根据权利要求5所述的半导体电路的制备方法，其特征在于，所述对所述待测半导体电路进行电性参数测试的之后包括：

根据电性参数测试的结果，若电性参数测试不合格，则将电性参数测试不合格的待测半导体电路判定为所述不合格品。

7.根据权利要求5所述的半导体电路的制备方法，其特征在于，所述对所述电性参数测试合格的待测半导体进行外观参数测试之后包括：

根据外观参数测试的结果，若外观参数测试不合格，则将外观参数测试不合格的待测半导体电路判定为所述不合格品。

8.根据权利要求5所述的半导体电路的制备方法，其特征在于，所述对所述待测半导体电路进行电性参数测试的步骤包括：

对所述待测半导体电路进行IO端口参数测试，并根据IO端口参数测试的结果，若IO端口参数测试合格，则对IO端口参数测试合格的待测半导体电路进行下一步参数测试；

对所述待测半导体电路进行功能参数测试，并根据功能参数测试的结果，若功能参数测试合格，则对功能参数测试合格的待测半导体电路进行下一步的外观参数测试步骤。