[发明专利]M路高速缓存存储器和使用M路高速缓存存储器的方法

权利要求书

1.一种M路高速缓存存储器，其特征在于，所述高速缓存存储器包括：

多路，每路包括指令存储器部分，其中所述指令存储器部分包括多个指令存储器位置，用于存储对多个中央处理单元CPU指令进行编码的指令数据；

控制器，用于确定预定数量的高速缓存存储器命中条件中的每一个已发生；和

替换策略电路，用于将所述多路中的一路确认为经历了所述预定数量的高速缓存存储器命中条件中最少数量的命中；

其中，所述控制器还用于确定高速缓存存储器未命中条件已发生，并且响应于所述未命中条件，使得从随机存取存储器RAM中检索到的指令数据被写入所述替换策略电路确认的路的指令存储器部分。

2.根据权利要求1所述的M路高速缓存存储器，其特征在于，所述替换策略电路用于存储所述预定数量的高速缓存存储器命中条件中所述多路中的每路已经历的命中数量。

3.根据权利要求2所述的M路高速缓存存储器，其特征在于，所述替换策略电路包括与每路对应的计数器，其中每个对应的计数器用于保持所述预定数量的高速缓存存储器命中条件中对应路已经历的命中数量的计数。

4.根据权利要求3所述的M路高速缓存存储器，其特征在于，所述替换策略电路包括与每路对应的增量比较器，其中每个对应的增量比较器用于响应于对应路经历了命中，使得对应的计数器增加所述预定数量的高速缓存存储器命中条件中对应路已经历的命中数量的计数。

5.根据权利要求3所述的M路高速缓存存储器，其特征在于，所述替换策略电路包括与每路对应的减量比较器，其中每个对应的减量比较器用于响应于高速缓存存储器命中的发生，使得对应的计数器减少所述预定数量的高速缓存存储器命中条件中对应路已经历的命中数量的计数，以使所述对应路已经历的命中不再被包含在所述预定数量的高速缓存存储器命中条件中。

6.根据权利要求1所述的M路高速缓存存储器，其特征在于，所述替换策略电路用于存储数据，所述数据确认已经历了每个所述预定数量的高速缓存存储器命中条件中的命中的路。

7.根据权利要求6所述的M路高速缓存存储器，其特征在于，所述替换策略电路包括用于存储数据的先进先出队列FIFO电路，所述数据确认已经历了每个所述预定数量的高速缓存存储器命中条件中的命中的路。

8.根据权利要求1所述的M路高速缓存存储器，其特征在于，所述替换策略电路包括最小计数电路，所述最小计数电路用于通过比较所述预定数量的高速缓存存储器命中条件中每路已经历的命中数量与所述预定数量的高速缓存存储器命中条件中每个其他路已经历的命中数量中的一个或多个，来将一路确定为经历了所述预定数量的高速缓存存储器命中条件中最少数量的命中。

9.根据权利要求1所述的M路高速缓存存储器，其特征在于，所述高速缓存存储器未命中条件是响应于包括标签部分和索引部分的CPU地址而发生的，并且其中存储在所述RAM中与CPU地址对应的位置处的所述指令数据没有被存储在任何路中，并且其中所述控制器还用于使从所述RAM中检索到的所述指令数据被写入所述替换策略电路确认的路的指令存储器部分中由所述索引部分确认的存储器位置处。

10.根据权利要求9所述的M路高速缓存存储器，其特征在于，每路还包括标签存储器部分，其中所述标签存储器部分包括用于存储标签数据的多个标签存储器位置，其中所述控制器还用于使所述CPU地址的所述标签部分被写入所述替换策略电路确认的路的指令存储器部分中由所述索引部分确认的存储器位置处。