[发明专利]一种14T抗辐照SRAM存储单元电路

说明书

本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种14T抗辐照SRAM存储单元电路。

背景技术

随着科技进步，静态随机存储器(Static Random Access Memory，缩写为SRAM)已被广泛应用于各种航天电子领域。由于其集成度越来越高，SRAM受到单粒子效应(SingleEvent Effects，缩写为SET)的影响导致单粒子翻转(Single Event Upset，缩写为SEU)的概率越来越高。单粒子翻转(SEU)是一种主要的可靠性故障机制，可通过临时改变存储值导致电子系统故障，当带电粒子击中集成电路的敏感节点时，沿其路径的感应电荷可以通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值将会改变，当今SEU已经成为科研工作者不可忽略的一个问题。

为了提高单元抗SEU的能力，现有技术中主要包括以下几种方案：

1)如图1所示是现有技术中提供的一种DICE 12T电路结构示意图，它拥有4个存储节点以及4个传输管。当每个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复。但是，当其中任意两个存储节点发生SEU时，该电路节点的存储信息将会发生翻转且无法自我恢复，从而导致错误数据发生。

2)如图2所示是现有技术中提供的一种QUATRO 10T电路结构示意图，它相比于传统六管单元结构有更好的抗SEU的能力，但是该单元的写能力较差，并且其保持噪声容限(Hold Static Noise Margin,缩写为HSNM)与读静态噪声容限(Read Static NoiseMargin,缩写为RSNM)较差。

3)如图3所示是现有技术提供的一种S4P8N电路结构示意图，该电路在DICE电路基础上进行了改进，使其在抗辐照方面的能力得到了提高，但是S4P8N的版图面积、读延迟以及静态噪声容限(Static Noise Margin,缩写为SNM)都有着较大的牺牲。

4)如图4所示是现有技术提供的一种RHPD-12T电路结构示意图，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转。但其以较低的HSNM与RSNM为代价。

5)如图5所示是现有技术提供的一种RHBD14T电路结构示意图，该电路采用极性加固技术，虽然减少了敏感节点的个数，但是却导致了较大的读写延迟，以及较低的噪声容限(SNM)数值。

发明内容

本发明的目的是提供一种14T抗辐照SRAM存储单元电路，该电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转(Single Event Upset，缩写为SEU)的能力。

本发明的目的是通过以下技术方案实现的：

一种14T抗辐照SRAM存储单元电路，所述电路包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，其中：

PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；