[发明专利]一种集成芯片

说明书

本发明提供一种集成芯片，其中集成芯片包括：第一逻辑组件，第一逻辑组件包括：第一逻辑组件，包括：第一可编程门阵列组合，包括至少一个第一可编程门阵列组件；第一专用集成电路阵列组件，与至少一个第一可编程门阵列组件位于同一层；第一接口模块，包括第一键合引出区域；第一专用集成电路阵列组件以及至少一个第一可编程门阵列组件通过内部金属层与第一接口模块连接；第一存储阵列组件，第一存储阵列组件设置有第二键合引出区域，第二键合引出区域和第一键合引出区域构成三维异质集成互连，以将可编程门阵列组合、第一专用集成电路阵列组件与第一存储阵列组件上的互连信号连接在一起。实现存储访问的高带宽、低功耗的目的。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种集成芯片。

背景技术

人工智能和5G NR等领域的快速技术迭代和演进对专用集成电路(ASIC)的灵活性提出挑战。已有方案是，ASIC搭配现场可编程逻辑门阵列(FPGA)或ASIC内嵌嵌入式现场可编程逻辑门阵列(eFPGA)的部分可编程架构：在ASIC上实现相对固定系统功能；在FPGA或eFPGA上实现技术迭代和演进线路的可变系统功能。

FPGA或eFPGA承载系统关键功能，通常同时要求与ASIC的广泛连接，以及与外部大规模存储器的高带宽连接。现有技术如图1a，独立存储访问的部分可编程架构：建立FPGA或eFPGA与ASIC连接(图1a.AM1)以及ASIC与大规模存储器例如DRAM连接(图1a.AM2)基础上，并增加FPGA或eFPGA与大规模存储器(图1a.AM3)，这需要使用更多FPGA或eFPGA的IO接口，并导致功耗增加。现有技术如图1b，使用总线建立ASIC、大规模存储器及FPGA或eFPGA的连接，避免了独立存储访问的FPGA或eFPGA上同时产生多组IO接口及功耗开销(如图1a.AM1和1a.AM3)，但ASIC与FPGA或eFPGA的互连及存储访问效率降低。

发明内容

本发明提供一种集成芯片，其能够提高存储访问效率，并且降低功耗。

为解决上述技术问题，本发明提供的一个技术方案为：提供一种集成芯片，包括：第一逻辑组件，第一逻辑组件包括：第一可编程门阵列组合，包括至少一个第一可编程门阵列组件；第一专用集成电路阵列组件，第一专用集成电路阵列组件与至少一个第一可编程门阵列组件位于同一层；第一接口模块，包括第一键合引出区域；第一专用集成电路阵列组件以及至少一个第一可编程门阵列组件通过内部金属层与第一接口模块连接；第一存储阵列组件，第一存储阵列组件设置有第二键合引出区域，第二键合引出区域和第一键合引出区域构成三维异质集成互连，以将可编程门阵列组合、第一专用集成电路阵列组件与第一存储阵列组件上的互连信号连接在一起。

其中，第一接口模块靠近第一可编程门阵列组件的一侧具有接口路由单元；第一可编程门阵列组件的可编程功能模块通过内部金属层引出至第一可编程门阵列组件靠近第一接口模块的一侧且连接接口路由单元。

其中，第一可编程门阵列组件包括：可编程路由网络，至少一个第一可编程门阵列组件通过内部金属层与可编程路由网络互连，并通过可编程路由网络连接至接口路由单元。

其中，第一接口模块数量至少为二，两个第一接口模块与第一可编程门阵列组件间隔设置。

其中，第一可编程门阵列组件为现场可编程门阵列(Field-Programmable GateArray，FPGA)；或嵌入式现场可编程门阵列(Embedded Field-Programmable Gate Array，eFPGA)。

其中，集成芯片还包括：物理层，物理层用于实现第一可编程门阵列组件、第一专用集成电路阵列组件与第一存储阵列组件之间的电平转换；物理层设置于第一接口模块上。